[VHDL]실험10. 4bit 가산기

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Chapter 1. 관련 이론(Theoretical Background)
조합논리회로는 비교적 설계하기 쉬운 회로이며, 출력은 단지 현재의 입력 값에 의해서만 결정된다. 이를 위하여 우리는 입력 신호에 따른 출력을 열거해 주는 진리표 작성법을 디지털 공학 과목에서 이미 배웠다. 또한 진리표에서 간략화 된 부울식을 유도하는 방법을 배웠다. Foundation series에는 논리식을 간략화 하여 부울식을 유도하는 방법들을 완벽하게 갖추고 있기 때문에 우리가 해야 할 일은 회로 설계에 있어 회로의 동작을 이해하기 쉽고, 관리하기 쉽게 표현할 수 있는 방법과 알고리즘 개발에 있다. 이러한 설계를 위한 나머지 작업들은 모두 다 tool에 맡겨두면 된다.
1) 가산기(adder)
M bit 가산기는 2개의 M bit 이진수를 입력으로 받아서 M bits의 덧셈 결과를 출력한다. 하지만 덧셈 결과가 M bits 표현할 수 없는 경우도 있다. 즉 overflow 현상이다. Overflow란 표현 가능한 bit보다 많은 bits를 요구할 경우에 발생한다. 즉, 3bits의 이진수인 111(7)과 110(6)을 더하면 그 결과는 1101(13)이 된다. 이를 표현하기 위해서는 4bits가 필요하다. 이때 필요한 1 bit를 우리는 올림수(Carrier)라 부른다. 올림수 출력이 존재하는 가산기에는 올림수 입력이 존재하는 것이 타당할 것이다. 이와 같이 두 개의 1bit입력에 대한 올림수 입력과 올림수 출력을 가지는 가산기를 전가산기라 하고 두 개의 1 bit 입력에 대한 가산기를 반가산기라 부른다.
VHDL 에서는 bit들의 열을 “std_logic_vector"로만 선언하고 이용하려는 bit의 수를 지정하면 아주 쉽게 bit 확장을 할 수 있다. 다음과 같이 &연산자를 사용하여 bit확장을 통한 올림수를 갖는 4bits 가산기를 표현할 수 있다.

참고자료

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