7-Segment 를 이용한 디지털 시계(디지털논리회로프로젝트)

소개

디지털 논리회로 실험을 들으면서 마지막 프로젝트로 수행한 7-segment를 사용한 디지털 시계에 대한 레포트이다. 하드웨어 설계 언어인 verilog HDL로 code가 작성되어 있으며 이는 자세한 설명과 함께 첨부되어 있다. 설계를 진행해야하는 분들에게 도움이 될 것이라 믿어 의심하지 않는다.

목차

1. Purpose
2. Approach
3. Verilog HDL source code 및 주석
4. 기타 토의 및 더 생각해 볼 문제

본문내용

1. Purpose
- Training Kit에서 지원하는 1 MHz 수정발진기의 출력 및 7-Segment를 사용한 디지털 시계의 설계.

• 설계 사양
① Reset 시 00:00:00 가 됨
② 1 MHz 수정발진기를 사용할 것
③ 초 단위 Display
④ 10분당 오차가 2초 이내일 것
⑤ 7-Segment를 이용한 Display


2. Approach
- 기본적으로 Chapter.15에서 만들었던 Counter를 이용하여 디지털시계에 대한 접근을 하였다. 실험 시간에 7-Segment와 1 MHz 수정발진기를 이용하여 1초마다 7-Segment가 0부터 9까지 그리고 다시 그 과정을 반복하는 Counter를 만들어 보았었다.

Counter는 J-K F/F과 7-Segment를 이용하여 만들어져 있으며, 동작에 관해서는 이미 실험시간에 확인하였다. Counter에 사용한 J-K F/F과 7-Segment의 Block Diagram은 아래와 같다.

7-Segment 아래 부분은 동기식 10진 카운터를 나타낸 것이다. 카운터에 의해 출력 ABCD는 총 0부터 9까지의 값을 가질 수 있다. 그 출력 ABCD가 7-Segement에 입력되어 입력된 숫자에 따라 Display이가 되도록 구성되어 있다. 아래는 위 카운터에서 사용하는 JK F/F과 7-Segment에 대한 Verilog HDL code를 나타내었다. 아래 code는 이미 이전 실험에서 사용하였던 것이기 때문에 주석은 생략하도록 하겠다.

참고자료

· 없음