Logic Synthesis with VHDL Sequential Circuits

최초 등록일
2000.12.18
최종 저작일
2000.12
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아래 pitepan님에 대한 답변입니다...
=> 이것은 ghostscript로 작성된 것으로 GSVIEW라는 것으로
볼수 있습니다... 통신등에서 무료인 툴입니다...

목차

미시시피 주립 대학에서 작성된것으로...(제가 첨이라 이런거 올려두 되는지 모르겠네요...쩝..머라 하면 바로 지워야징..)
Sequential Circuit의 설명과 VHDL코딩예,
8Bit REG. 설계예,
FSM 예제, 신호등설계예제,
등등의 볼만한 것들이 있슴당... 합성을 주제로 한것이기에
합성한 회로도도 포함하여 실질적인 교육이 되도록 한것 같음.

본문내용

VHDL For Traffic Light FSM Control
library ieee;
use ieee.std_logic_1164.all;
---- vhdl model for the Traffic Light Control, sync reset, encoded states
entity tlc_enc is port(
signal reset, car, timer, clk: in std_logic;
signal stateout: out std_logic_vector(2 downto 0);
signal highway_light, farm_light: out std_logic_vector(1 downto 0);
signal start_short_timer, start_long_timer: out std_logic );
end tlc_enc;
architecture behavior of tlc_enc is
constant HGC: std_logic_vector(2 downto 0) := ''000'';
constant HY: std_logic_vector(2 downto 0) := ''001'';
constant FG: std_logic_vector(2 downto 0) := ''010'';
constant FY: std_logic_vector(2 downto 0) := ''011'';
constant HG: std_logic_vector(2 downto 0) := ''100'';
constant GREEN: std_logic_vector(1 downto 0) := ''00'';
constant YELLOW: std_logic_vector(1 downto 0) := ''01'';
constant RED: std_logic_vector(1 downto 0) := ''11'';
signal p_state, n_state : std_logic_vector(2 downto 0);
begin

참고 자료

없음

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