Logic Synthesis with VHDL Sequential Circuits

*양*
최초 등록일
2000.12.18
최종 저작일
2000.12
27페이지/파일확장자 기타파일
가격 무료 할인쿠폰받기
다운로드
퀴즈OX 이벤트

*해당 문서는 미리보기가 지원되지 않습니다.

소개글

아래 pitepan님에 대한 답변입니다...
=> 이것은 ghostscript로 작성된 것으로 GSVIEW라는 것으로
볼수 있습니다... 통신등에서 무료인 툴입니다...

목차

미시시피 주립 대학에서 작성된것으로...(제가 첨이라 이런거 올려두 되는지 모르겠네요...쩝..머라 하면 바로 지워야징..)
Sequential Circuit의 설명과 VHDL코딩예,
8Bit REG. 설계예,
FSM 예제, 신호등설계예제,
등등의 볼만한 것들이 있슴당... 합성을 주제로 한것이기에
합성한 회로도도 포함하여 실질적인 교육이 되도록 한것 같음.

본문내용

VHDL For Traffic Light FSM Control
library ieee;
use ieee.std_logic_1164.all;
---- vhdl model for the Traffic Light Control, sync reset, encoded states
entity tlc_enc is port(
signal reset, car, timer, clk: in std_logic;
signal stateout: out std_logic_vector(2 downto 0);
signal highway_light, farm_light: out std_logic_vector(1 downto 0);
signal start_short_timer, start_long_timer: out std_logic );
end tlc_enc;
architecture behavior of tlc_enc is
constant HGC: std_logic_vector(2 downto 0) := ''000'';
constant HY: std_logic_vector(2 downto 0) := ''001'';
constant FG: std_logic_vector(2 downto 0) := ''010'';
constant FY: std_logic_vector(2 downto 0) := ''011'';
constant HG: std_logic_vector(2 downto 0) := ''100'';
constant GREEN: std_logic_vector(1 downto 0) := ''00'';
constant YELLOW: std_logic_vector(1 downto 0) := ''01'';
constant RED: std_logic_vector(1 downto 0) := ''11'';
signal p_state, n_state : std_logic_vector(2 downto 0);
begin

참고 자료

없음

자료후기(3)

*양*
판매자 유형Bronze개인

주의사항

저작권 자료의 정보 및 내용의 진실성에 대하여 해피캠퍼스는 보증하지 않으며, 해당 정보 및 게시물 저작권과 기타 법적 책임은 자료 등록자에게 있습니다.
자료 및 게시물 내용의 불법적 이용, 무단 전재∙배포는 금지되어 있습니다.
저작권침해, 명예훼손 등 분쟁 요소 발견 시 고객센터의 저작권침해 신고센터를 이용해 주시기 바랍니다.
환불정책

해피캠퍼스는 구매자와 판매자 모두가 만족하는 서비스가 되도록 노력하고 있으며, 아래의 4가지 자료환불 조건을 꼭 확인해주시기 바랍니다.

파일오류 중복자료 저작권 없음 설명과 실제 내용 불일치
파일의 다운로드가 제대로 되지 않거나 파일형식에 맞는 프로그램으로 정상 작동하지 않는 경우 다른 자료와 70% 이상 내용이 일치하는 경우 (중복임을 확인할 수 있는 근거 필요함) 인터넷의 다른 사이트, 연구기관, 학교, 서적 등의 자료를 도용한 경우 자료의 설명과 실제 자료의 내용이 일치하지 않는 경우

찾던 자료가 아닌가요?아래 자료들 중 찾던 자료가 있는지 확인해보세요

  • 한글파일 VHDL에 의한 논리 시스템 해석 및 설계 38페이지
    VHDL에 의한 논리 시스템 해석 및 설계 12.1 하드웨어 기술 ... Description Language)는 회로 설계용 언어를 말하는데, 하드웨어를 ... 회로설계하기 위한 것이다. 지금까지 회로 설계의 문제점은 직접 손으로
  • 워드파일 [논리회로설계실험]VHDL을 활용한 CLOCK설계 12페이지
    과정에서 7segment를 이용하여 숫자를 나타내게 된다. VHDL에서 코딩 ... 일상에서 흔히 볼 수 있는 것들이 어떻게 논리회로적으로 코딩되고, 알고리즘화 ... & Results 1)VHDL Source 2)Testbench Source 3
  • 파일확장자 성균관대 논리회로 설계실험 VHDL을 이용한 8bit decimal Counter 0페이지
    ; in VHDL or Verilog format. ; For VHDL
  • 파일확장자 성균관대 논리회로 설계실험 VHDL을 이용한 4bit Full adder 입니다. 2페이지
    1)4bit Full_adder의 schematic을 그리시오. a=”0101” , b=”1001”, c_in = ‘0’ 에 대해서 각각의 bit에서의 s와 most bit 에서의 c_out을 schematic에 표현하시오. (스캔 첨부 가능)1.Full_adder..
  • 워드파일 [논리회로설계실험]VHDL을 활용한 LCD설계 7페이지
    문에서 86개의 state가 돌아가도록 설계 한후, 비트수를 한자리 줄여 ... -altera-fpga-vhdl/" http://www.digital ... -interfacing-with-altera-fpga-vhdl
  • 워드파일 [논리회로설계실험]VHDL을 활용한 Calculator 설계 17페이지
    )References및 확장방향 Calculator 설계를 통해, 연산하는 방법과 ... & Results 1)VHDL Source 1-1)Lcd_display 1-2
  • 파일확장자 아주대학교 논리회로 / VHDL 설계 과제 보고서 (4 bits Gray to Binary code conversion) 4페이지
    1. 논리회로 설계 내용 및 동작 원리 설명A) 알고리즘4비트 그레이 ... 과제에서는 최소식을 통한 회로 구성을 요구한다. 따라서 위의 경우와는 달리 ... , 최소식을 이용해 SOP 방식으로 회로를 구성해야 한다. 따라서 각 4
더보기
최근 본 자료더보기
상세우측 배너
Logic Synthesis with VHDL Sequential Circuits