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인하대 VLSI 설계 4주차 XOR2025.05.031. XOR Gate XOR Gate는 두 입력 값이 서로 다른 경우 1을, 서로 같은 경우 0을 출력하는 gate로 배타적 논리합이라고도 한다. 이를 나타내는 진리표를 보면 입력 신호가 서로 같을 경우 0, 서로 다를 경우(배타적인 경우) 1이 출력됨을 알 수 있다. 이 진리표를 토대로 카르노맵을 그려서 입력식을 구하면 X = AB' + A'B가 나온다. 2. Transistor level layout transistor level layout을 그리는 과정을 살펴보면 NMOS network에 A와 B를 직렬 연결해 AB, A'과...2025.05.03
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인하대 VLSI 설계 2주차 inverter2025.05.031. Inverter 회로의 개념 Inverter 회로는 입력이 0일 때 출력으로 1이 출력되고 입력이 1이면 출력으로 0을 출력하는 회로를 말한다. CMOS Inverter 회로는 VDD에 PMOS, GROUND에 NMOS가 연결되어 있으며, 입력 신호가 1일 때 PMOS는 OFF, NMOS는 ON이 되어 출력 단자 Y가 VDD와 차단되고 GND와 연결되어 0의 값을 출력하며, 입력 신호가 0일 때 PMOS는 ON, NMOS는 OFF가 되어 출력 단자 Y가 VDD와 연결되고 GND와 차단되어 1의 값을 출력한다. 2. Invert...2025.05.03
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홍익대학교 집적회로설계 최종프로젝트2025.04.261. 3-stage Pseudo-Differential Ring Oscillator 프로젝트는 3-stage Pseudo-Differential Ring Oscillator와 Frequency Divider 회로를 설계하는 것이다. 먼저 PMOS와 NMOS의 크기 비율을 3:1로 설정하고, TSPC D-Flip Flop 구조를 사용하여 Frequency Divider를 구현하였다. 회로의 Capacitance 성분을 고려하여 Duty Cycle을 50%로 맞추기 위해 노력하였다. 또한 Cross Coupled Inverter를 활용...2025.04.26
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인하대 VLSI 설계 5주차 Multiplexer2025.05.031. Multiplexer Multiplexer는 2개의 입력 신호 중 하나를 선택하여 출력으로 내보내는 게이트 회로입니다. 입력 신호의 개수에 따라 2:1 Mux, 4:1 Mux, 8:1 Mux 등으로 구분됩니다. 이번 실습에서는 2:1 Mux와 4:1 Mux의 레이아웃 작성, netlist 작성 및 시뮬레이션을 수행하였습니다. 2. 2:1 Multiplexer 2:1 Multiplexer는 2개의 입력 단자(IN1, IN2)와 1개의 출력 단자(OUT), 그리고 선택 신호(SEL)로 구성됩니다. SEL이 0이면 IN1이 출력되고...2025.05.03
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인하대 VLSI 설계 Microprocessor 프로젝트 결과보고서2025.05.031. Microprocessor Microprocessor는 컴퓨터의 산술논리연산기로 컴퓨터 중앙 처리 장치인 CPU의 기능을 통합한 집적 회로이다. 레지스터, 산술 논리 장치, 제어 장치 등 연산 장치와 제어 장치를 1개의 작은 실리콘 칩에 집약한 처리장치를 의미한다. Memory로부터 명령어와 Data를 읽고 이를 해독해서 주어진 일을 수행한다. 정해진 명령에 따라 레지스터 연산, 산술 연산, 논리 연산 등을 수행하며 명령어를 조합하여 특정 알고리즘으로 프로그래밍함으로써 원하는 연산 결과를 얻을 수 있다. 2. SRAM SRAM...2025.05.03
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Semiconductor Device and Design2025.05.101. CMOS process design rules CMOS 설계 규칙은 특정 공정을 사용하여 제조할 회로의 물리적 마스크 레이아웃이 준수해야 하는 일련의 기하학적 제약 조건 또는 규칙입니다. 주요 목적은 가능한 한 작은 실리콘 영역을 사용하면서도 전반적인 수율과 신뢰성을 달성하는 것입니다. 이러한 규칙에는 금속 및 폴리-Si 상호 연결과 같은 최소 허용 선폭, 최소 기능 치수, 두 개의 이러한 기능 사이의 최소 허용 간격 등이 포함됩니다. 이러한 설계 규칙은 CMOS 인버터의 NMOS와 PMOS 트랜지스터 사이의 간격을 결정합니다...2025.05.10
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인하대 VLSI 설계 2주차 CMOS Process flow diagram 등 이론 수업 과제2025.05.031. CMOS Process flow diagram CMOS Process flow diagram을 다시 그려보고 설명하였습니다. CMOS 공정 흐름도를 통해 실리콘 칩 제조 과정을 자세히 살펴보았습니다. 모래에서 실리콘을 추출하고 잉곳을 만들어 웨이퍼를 제작하는 과정부터 포토리소그래피, 이온 주입, 에칭, 게이트 형성, 금속 증착 등 복잡한 공정 단계를 거쳐 최종적으로 완성된 프로세서를 만드는 과정을 이해할 수 있었습니다. 2. Intel 온라인 마이크로프로세서 박물관 Intel 온라인 마이크로프로세서 박물관을 방문하여 실리콘 칩...2025.05.03
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어댑터 뷰의 이해와 활용2025.05.131. 어댑터 뷰 어댑터 뷰(Adapter View)는 안드로이드 플랫폼에서 사용자 인터페이스(UI)를 구성하는 뷰(View) 그룹 중 하나로, 일반적으로 리스트(List) 혹은 그리드(Grid) 형태의 데이터를 표시하는 데 사용됩니다. 이는 많은 양의 데이터를 화면에 효율적으로 표시하고 스크롤 가능한 목록 혹은 그리드 형태로 제공하기 위한 도구입니다. 어댑터 뷰는 MVC (Model-View-Controller) 패턴을 기반으로 한 디자인 패턴의 일부인 MVP (Model-View-Presenter) 패턴을 따릅니다. 2. List...2025.05.13
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학점은행제 메가 생산관리 1차 토론: 임의의 상품 제조 프로세스 선택 및 이유 설명2025.04.301. 수태봉 제조 프로세스 수태봉은 관엽식물 키우기에 필요한 원예자재로, 플라스틱 틀에 수태를 넣어 만든다. 최근에는 물을 채울 수 있는 관을 삽입하여 수태를 오랫동안 촉촉하게 유지할 수 있는 제품이 출시되고 있다. 수태봉 제조 시 조립 라인 (Flow shop) 프로세스를 이용하는 것이 가장 적절할 것으로 보이며, 제품별 배치 (Product Layout)를 통해 표준화된 제품을 대량으로 생산할 수 있다. 1. 수태봉 제조 프로세스 수태봉 제조 프로세스는 전통적인 방식으로 이루어지는 공정으로, 많은 시간과 노력이 필요합니다. 먼저...2025.04.30
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인하대 VLSI 설계 3주차 NAND,NOR,AND,OR2025.05.031. Rule of Conduction Complements(Dual) NAND gate 회로에서 PMOS는 병렬 연결되어 두 Input 중 하나라도 0일 경우 Y 노드가 VDD와 연결되어 1이 출력되는 Pull-up network를 구성하고, NMOS는 직렬 연결되어 두 Input 모두 1일 때만 Y 노드가 GND와 연결되어 0이 출력되는 Pull-down network를 구성한다. Complementary CMOS Logic gates는 PMOS Pull-up network와 NMOS Pull-down network로 구성되며,...2025.05.03
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