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실험 09_MOSFET 기본 특성 결과보고서2025.04.281. MOSFET 기본 특성 MOSFET은 전계 효과(field effect)를 이용하여 전류가 흐르는 소자이며, 전하를 공급하는 소오스 단자, 전하를 받아들이는 드레인 단자, 전류의 양을 조절하는 게이트 단자, 기판의 역할을 하는 바디 단자로 구성되어 있습니다. 게이트 전압을 바꾸면 드레인에서 소오스로 흐르는 전류가 바뀌면서 증폭기로 동작할 수 있습니다. 이 실험에서는 MOSFET의 기본적인 동작 원리를 살펴보고, 전류-전압 특성 및 동작 영역을 실험을 통하여 확인하였습니다. 2. NMOS와 PMOS의 문턱 전압 차이 NMOS의 ...2025.04.28
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MOSFET 기본특성 실험 결과 보고서2025.01.021. NMOS 특성 NMOS 실험에서는 가장 낮은 저항 2개를 병렬로 연결하여 입력 측에 사용했으나, 출력 전압이 예상과 달리 측정되었다. Vgs와 Vds를 인가했을 때 NMOS는 차단 영역, 선형 영역(triode 영역), 포화 영역을 거치며 동작하는 것을 확인할 수 있었다. 채널 길이 변조 효과로 인해 선형 영역과 포화 영역에서 Vds와 Id의 관계가 달라지는 것을 관찰할 수 있었다. 2. PMOS 특성 PMOS 실험에서는 가장 낮은 저항 2개를 병렬로 연결하여 입력 측에 사용했으나, 출력 전압이 예상보다 낮아져 파워 서플라이가...2025.01.02
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능동 부하가 있는 공통 소오스 증폭기의 실험 결과2025.01.021. 공통 소오스 증폭기 공통 소오스 증폭기는 NMOS와 PMOS 트랜지스터를 사용하여 구성된 증폭기 회로입니다. 이 실험에서는 능동 부하가 있는 공통 소오스 증폭기의 특성을 측정하고 분석하였습니다. 실험 결과에 따르면, 입력 전압이 0~3V 범위에서 출력 전압이 일정하게 유지되다가 4V 이상에서 급격히 감소하는 것을 확인할 수 있었습니다. 또한 전압 이득은 약 85V/V로 측정되었습니다. 이러한 결과는 회로 구성 요소의 특성, 바이어싱, 주파수 응답 등 다양한 요인에 의해 영향을 받는 것으로 분석됩니다. 1. 공통 소오스 증폭기 ...2025.01.02
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인하대 VLSI 설계 3주차 NAND,NOR,AND,OR2025.05.031. Rule of Conduction Complements(Dual) NAND gate 회로에서 PMOS는 병렬 연결되어 두 Input 중 하나라도 0일 경우 Y 노드가 VDD와 연결되어 1이 출력되는 Pull-up network를 구성하고, NMOS는 직렬 연결되어 두 Input 모두 1일 때만 Y 노드가 GND와 연결되어 0이 출력되는 Pull-down network를 구성한다. Complementary CMOS Logic gates는 PMOS Pull-up network와 NMOS Pull-down network로 구성되며,...2025.05.03
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인하대 VLSI 설계 2주차 inverter2025.05.031. Inverter 회로의 개념 Inverter 회로는 입력이 0일 때 출력으로 1이 출력되고 입력이 1이면 출력으로 0을 출력하는 회로를 말한다. CMOS Inverter 회로는 VDD에 PMOS, GROUND에 NMOS가 연결되어 있으며, 입력 신호가 1일 때 PMOS는 OFF, NMOS는 ON이 되어 출력 단자 Y가 VDD와 차단되고 GND와 연결되어 0의 값을 출력하며, 입력 신호가 0일 때 PMOS는 ON, NMOS는 OFF가 되어 출력 단자 Y가 VDD와 연결되고 GND와 차단되어 1의 값을 출력한다. 2. Invert...2025.05.03
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디지털집적회로설계 실습 3주차 보고서2025.05.161. NMOS 단과 GND n-diff, ndc, poly를 이용해 NMOS를 그리며, n-diff는 실리콘 웨이퍼에 n-type 도펀트를 도입하고, ndc는 n-diff와 poly를 연결하는 역할을 한다. poly는 gate 역할을 하며, pwc는 GND와 p-substate 사이의 연결 역할을 한다. metal은 wire 역할을 한다. NMOS 단은 Boolean Equation에 따라 직렬로 연결되어야 한다. 2. PMOS 단과 VDD n-well, p-diffusion, pdc와 poly를 이용해 PMOS를 그리며, meta...2025.05.16
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실험 09_MOSFET 기본 특성 예비 보고서2025.04.271. MOSFET 동작 원리 MOSFET은 전계 효과(field effect)를 이용하여 전류가 흐르는 소자이며, 전하를 공급하는 소오스 단자, 전하를 받아들이는 드레인 단자, 전류의 양을 조절하는 게이트 단자, 기판의 역할을 하는 바디 단자로 구성되어 있다. 게이트 전압을 바꾸면 드레인에서 소오스로 흐르는 전류가 바뀌면서 증폭기로 동작할 수 있다. NMOS와 PMOS의 구조와 동작 원리가 서로 반대이지만 기본적인 동작 원리는 동일하다. 2. MOSFET 동작 영역 MOSFET에는 차단 영역, 트라이오드 영역, 포화 영역의 세 가지...2025.04.27
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전자공학실험 9장 MOSFET 기본 특성 A+ 예비보고서2025.01.131. MOSFET 동작 원리 MOSFET은 전계 효과(field effect)를 이용하여 전류가 흐르는 소자이며, 전하를 공급하는 소스 단자, 전하를 받아들이는 드레인 단자, 전류의 양을 조절하는 게이트 단자, 기판의 역할을 하는 바디 단자로 구성되어 있다. 게이트 전압을 바꾸면 드레인에서 소스로 흐르는 전류가 바뀌면서 증폭기로 동작할 수 있다. 2. NMOS 동작 영역 NMOS의 경우 소스-바디, 드레인-바디 사이에 각각 PN 접합이 형성되어 있고 역방향 바이어스 상태에 있어야 한다. 게이트에 양의 전압이 인가되면 n형 채널이 형...2025.01.13
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반도체 소자 및 설계 - 62025.05.101. FET(NMOS, PMOS) 공정 FET(NMOS, PMOS) 공정에 대해 설명합니다. FET(NMOS, PMOS)의 기호와 동작 원리, 특히 NMOS와 PMOS의 차단 모드, 선형 모드, 포화 모드에 대해 자세히 설명하고 있습니다. 2. 래치업 효과 CMOS 기술에서 내재된 바이폴라 접합 트랜지스터로 인해 발생할 수 있는 래치업 효과에 대해 설명합니다. 래치업 효과는 Vdd와 GND 라인을 단락시켜 칩을 파괴하거나 시스템 오류를 일으킬 수 있습니다. 3. 래치업 효과 해결 방법 래치업 효과를 해결하기 위한 방법으로 산화물 트...2025.05.10
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전자회로실험 A+ 14주차 결과보고서(Current Mirror)2025.05.101. NMOS Current Mirror NMOS Current Mirror 회로를 구성하고 입력 전류와 출력 전류를 측정하여 전류 전달 비율을 계산했습니다. 또한 저항을 단락시키면서 노드 D의 전압과 전류를 측정하여 출력 저항을 계산했습니다. 2. Cascode Current Mirror Cascode Current Mirror 회로를 구성하고 입력 전류와 출력 전류를 측정하여 전류 전달 비율을 계산했습니다. 또한 저항을 단락시키면서 노드 D의 전압과 전류 변화를 측정하여 출력 저항을 계산했습니다. 3. Wilson Current...2025.05.10
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