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verilog로 구현한 디지털 도어락(c언어, 비주얼베이직을 이용하여 모델링)

. . . . . 5. 작동 설명 1) 비밀번호 입력 시 - 초기 상태 값 - 0000_0000_0000 - 출력되는 값 중 enable = 1인 경우만 값 인정 - 나머지는 garbage로 처리 ※ Password ○ The Outside : 12 자리 입력 [ * → 비밀번호 → #] ○ The Inside • Red button : Close • Blue button : Open 2) 비밀번호 변경 시 - [ # → 이전 비밀번호 → # → 새로운 비밀번호 → # → 초기상태] 3) 비밀번호 입력 중 입력 비밀변호 수정 시 - Password 입력 시 틀렸을 경우 사용. . . . . . . ㅇ 초기상태에서의 메뉴 - 초기상태는 아무것도 안하고 입력을 기다리는 상태 => 초기 비밀 번호는 0000_0000 1. 비밀번호 입력 1) 비밀번호를 정확히 눌렀을 때 누르는 순서 [* -> 비밀번호누르기 -> #] 2) 비밀번호 수정 : 다시 처음부터 누르고 싶을때 [* -> 잘못된 입력 -> *] (경보음 울리지 않기하기 위한 방법) 2. 비밀번호 변경 ##(우선 임의로 선정. 변경가능) - #버튼이 연속으로 2번 들어올시 전 비밀번호 입력 후 변경 가능 - 순서 : ## -> 전 비밀번호 후 # -> 변경 비밀번호 입력 후 # -> 초기상태 (처음 초기상태로 가고 싶을 경우는 *버튼) . . . . 0 비밀 번호 바꾸는 순서 변경 변경전 - 순서 : ## -> 전 비밀번호후 # -> 변경비밀번호입력후 # -> 초기상태 변경후 - 순서 : # -> 전 비밀번호후 # -> 변경비밀번호입력후 # -> 초기상태 . . . .

프로그램소스| 2006.12.05| 17페이지| 2,500원| 조회(2,438)

ASIC, 디지털, verilog, VLSI, 도어락

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[디지털 공학]4비트 리플케리 뺄셈기(ripple carry subtractor)

1. 소스코드 // File name : HalfAdder.v // module HalfAdder(c,s, x,y); input x,y; output c,s; xor(s, x,y); and(c, x,y); endmodule // File name : FullAdder.v // module FullAdder(c,s, x,y,z); input x,y,z; output c,s; HalfAdder ha1(c1,s1, x,y); HalfAdder ha2(c2,s, s1,z); or (c, c2,c1); endmodule // File name : rcs_4bit.v // module Rcs_4bit(c,s, x,y); input [3:0] x,y; output [3:0] s; output c; wire [3:0] ny; not n0(ny[0], y[0]); not n1(ny[1], y[1]); not n2(ny[2], y[2]); not n3(ny[3], y[3]); FullAdder fa0(c1,s[0], x[0],ny[0],1`b1); FullAdder fa1(c2,s[1], x[1],ny[1],c1); FullAdder fa2(c3,s[2], x[2],ny[2],c2); FullAdder fa3(c,s[3], x[3],ny[3],c3); endmod

공학/기술| 2006.07.21| 2페이지| 1,000원| 조회(1,142)

디지털, verilog, 뺄셈기, subtract

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[디지털공학]8비트 덧셈, 뺄셈기 verilog로 구현 평가B괜찮아요

1. 소스코드///////////////////////////////////////////////////////////////////////////////////////////////////////// File name : AddSub_8bit.v //module AddSub_8bit(o,c,s, x,y,sel); // declare the module of AddSub_8bitinput [7:0] x,y;// input portinput sel;// input portoutput [7:0] s;// output portoutput c,o;// output portwire [7:0] x,y;// internal input wire valueswire sel;// an internal input wire valuereg [7:0] s;// an internal output reg valuereg [6:0] tmps;// an internal temporary reg valuereg c,o;// internal output reg valuesreg tmpc;// an internal temporary reg value to obtain a overflow/* When the values of x, y and sel are changed, the source code between “begin” and “end” is performed. */always@(x or y or sel)begin{tmpc, tmps[6:0]} = (sel) ? x[6:0] - y[6:0] : x[6:0] + y[6:0];{c, s[7:0]} = (sel) ? x[7:0] - y[7:0] : x[7:0] + y[7:0];o = tmpc^c;endendmodule//the end of the module of AddSub_8bit//////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////// File name : tb_addsub.v //`timescale 1ns/1ns // Time Scale (1ns(a basic unit) / 1ns(a expression of the limit))module tb_addsub();reg sck, reset; // declare the internal reg of sck and reset using clk and reset sig.reg [7:0] x, y;// input sig. of the modulereg sel; // selecting input sig. between Add and Subwire [7:0] s; // output sig.(sum) of the modulewire c,o; // output sig.(carry & overflow)initial begin // making the first stagesck = 1'b0; // first, making sck sig. a value of 0reset = 1'b1; // first, making reset sig. a value of 1sel = 1'b0;// first, making sel sig. a value of 0#7 reset = 1'b0; // changing the value of reset sig. into 0 after 7ns delay#20 reset = 1'b1; // changing the value of reset sig. into 1 after 20ns delay@(posedge sck); // an omissionendalways #5 sck = ~sck; // reversing the value of sck every 5ns// having a period of 10nsAddSub_8bit addsub(o,c,s, x,y,sel); // Calling AddSub module/* The circuit generating the value of the input signals(s, y and sel ) . Using “always” on dynamic allocation. When the signals of sck and reset rise immediately, perform the sentence of “always” */always@(posedge sck or negedge reset) beginif(!reset) begin // When the sig. of reset is 0, perform the sentencex

공학/기술| 2006.07.21| 3페이지| 1,000원| 조회(2,818)

verilog, ADD, 덧셈기, SUB, 뺄셈기

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[공학][DSP]matlab을 이용한 이미지신호처리(edge검출, smoothing효과, 밝기 조절)

기말 실습 프로젝트목 차1. 원본사진과 m-file 도입부2. Edge 검출3. Smoothing 효과4. 밝기 증가5. 밝기 감소6. 고찰1. 원본사진과 m-file 도입부2. Edge 검출3. Smoothing 효과4. 밝기 증가5. 밝기 감소5. 고 찰실습 시간을 통해 배웠던 내용들을 다시한번 복습하는 느낌을 받았다. Edge검출에서 가로 세로축을 하는 것은 강의시간에 배운 내용을 토대로 하였고, 가로 세로의 성분을 서로 합쳐서 Edge를 더욱 뚜렷하게 하려고 for문을 사용하였지만 생각 만큼 잘 되지 않았다. 처음에는 가로 세로 축의 크기가 512x513과 513x512라서 비교를 하지 못했다. 그래서 513x513으로 맞춰줘서 의미없는 값을 행과 열에 집어넣어주었다. 그래서 크기를 서로 맞춰서 가로 세로 성분을 합성할 수 있었다. 스무딩효과도 runnig average filter를 사용하여 구현하였다. 밝기 증가, 감소는 clip함수를 사용함으로써 구현할 수 있었다.

공학/기술| 2006.07.20| 8페이지| 1,000원| 조회(2,711)

이미지, 에지검출, 이미지 처리, edge검출, 사진 이미지 처리

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[공학][DSP]디지털 필터(Kaiser window method를 이용한 밴드패스필터) 설계 평가D별로예요

설계 전에 시스템에 대한 가정전화기의 키패드를 누르면 2개의 다른 주파수가 합성되어 소리가 나오게 되는데 이 주파수들의 변화를 최대 ±5㎐라고 가정을 한다. 예를 들어 1336㎐를 발생한다면 최소 1331㎐ 최대 1341㎐까지 변한다고 한다.설계하려는 필터의 사양(specification) 설정(이웃주파수 고려하여)770㎐를 통과시키는 밴드패스 설계이웃 주파수를 고려한 passband 및 transition width 설정, delta p와 delta s 설정passband : 위 가정에 의해 passband를 765~775㎐transition width : 55㎐delta p : 0.02delta s : 0.03필터의 종류 및 설계 방법의 선택.필터의 종류는 FIR 필터 선택설계의 주안점은 안정성과 선형성을 최우선으로 두어 FIR필터를 선택하게 되었다. 다음은 경제성, sharpness 순으로 우선순위를 주었다.설계 방법으로는 처음에는 optimal method를 사용하였다[부록에 첨부하겠음]. 그러나 차수도 높고 설계한 스펙에 도달하지가 않아 Kaiser window method를 사용하였더니 차수가 많이 떨어졌다. 그래서 밴드 폭과 transition width를 조절하였다. Kaiserord()함수를 이용하여 차수(N)와 normalized frequency(Wn)그리고 Kaiser window parameter BETA를 구할 수 있다. 그리고 fir1()을 사용하여 임펄스 응답 계수를 구해준다.설계된 필터에 대한 성능 평가주파수 크기응답곡선영역(stop band, transition band, pass band 확인): 위 그림1과 아래 세부그림 들로부터 내가 정한 사양에 완전히 맞아 떨어지지는 않지만 거의 맞아 떨어지는 것을 알 수 있다.세부 사진delta p , delta s 확인필터의 복잡도(차수)- N = 264필터의 안정성 여부- fdatool 을 이용한 폴과 제로 확인위 그림 8에서 확인 할 수 있듯이 폴이 264개가 존재하는데 모두 원점에 있다. 즉 단위 원 안에 있으므로 이 시스템은 안정하다.DTMF (교제)matlab 소스- 크기응답 곡선위 그림에서와 같이 크기 응답 곡선이 나왔는데 이것은 간단하게 passband와 대역폭만 지정해 주었기 때문에 샤프하면서 완벽한 곡선이 나오지 않았다. 하지만 내가 설계한 것은 위 그림 7에서 와 같이 샤프하고 다른 이웃 주파수에 영향을 받지 안게 설계되었다.양자화 한 후에도 사양을 만족하는지…8bit로 양자화 했을 경우의 크기 응답 곡선12bit 로 양자화 했을 경우의 크기응답 곡선16bit로 양자화 했을 경우의 크기응답 곡선16비트로 했을 경우 크기 응답곡선이 거의 비슷하게 나온 것을 확인 할 수 있다.Matlab 소스 파일Optimal method 이용한 소스 파일양자화 하기전과 크기 응답 곡선과 12bit로 양자화한 크기 응답 곡선목 차설계 전에 시스템에 대한 가정설계하려는 필터 사양(specification) 설정필터의 종류 및 설계 방법의 선택.설계된 필터에 대한 성능 평가!DTMF (교제)양자화 한 후에도 사양을 만족하는지…Matlab 소스 파일Optimal method 이용한 소스 파일양자화 하기전과 크기 응답 곡선과 12bit로 양자화한 크기 응답 곡선

공학/기술| 2006.07.20| 13페이지| 1,000원| 조회(2,184)

DSP, 필터 설계, 밴드패스필터, 카이져, kaiser

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