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  • IIR filter verilog code
    IIR filter verilog code
    `timescale 1ns / 1psmodule top (clk, reset, init, sel, coeff_b1, coeff_b2, coeff_b3, coeff_a2, coeff_a3, filter_in, filter_out);inputclk;inputreset;input init;input [1:0] sel;input [15:0] coeff_b1;input [15:0] coeff_b2;input [15:0] coeff_b3;input [15:0] coeff_a2;input [15:0] coeff_a3;input[15:0]filter_in;output[15:0]filter_out;wire[39:0]filter_in_w;wire[39:0]bq_out1;wire[39:0]bq_out2;wire[39:0]bq_out3;wire [39:0] bq_out4;wire[15:0]bq_out_type_conv;
    프로그램소스| 2007.08.02| 1,500원| 조회(1,085)
    태그 verilog, filter, IIR Filter, IIR
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  • array multiplier 8 bit verilog code
    array multiplier 8 bit verilog code
    `timescale 1 ns / 10 ps module array_mult8 (clk, rst, a, b, out); input clk; input rst; input [7:0] a; input [7:0] b; output [15:0] out; reg [15:0] out; wire [15:0] out_t; wire [7:0] t1; wire [7:0] t2; wire [7:0] t3; wire [7:0] t4; wire [7:0] t5; wire [7:0] t6; wire [7:0] t7; wire [7:0] t8; wire [6:0] s1; wire [6:0] s2; wire [6:0] s3; wire [6:0] s4; wire [6:0] s5; wire [6:0] s6; wire [6:0] s7; wire [6:0] s8; wire [6:0] c1; wire [6:0] c2; wire [6:0] c3; wire [6:0] c4; wire [6:0] c5; wire [6:0] c6; wire [6:0] c7; wire [6:0] c8; and U1 (t1[0], a[0], b[0]); and U2 (t1[1], a[1], b[0]); and U3 (t1[2], a[2], b[0]); and U4 (t1[3], a[3], b[0]); and U5 (t1[4], a[4], b[0]); and U6 (t1[5], a[5], b[0]); and U7 (t1[6], a[6], b[0]); and U8 (t1[7], a[7], b[0]); and U9 (t2[0], a[0], b[1]); and U10 (t2[1], a[1], b[1]); and U11 (t2[2], a[2], b[1]); and U12 (t2[3], a[3], b[1]); and U13 (t2[4], a[4], b[1]); and U14 (t2[5], a[5], b[1]); and U15 (t2[6], a[6], b[1]); and U16 (t2[7], a[7], b[1]);
    프로그램소스| 2007.08.02| 1,000원| 조회(1,902)
    태그 verilog, array multiplier, Multiplier
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  • 16bit booth multiplier verilog code
    16bit booth multiplier verilog code 평가A좋아요
    `timescale 1 ns / 10 psmodule booth_mult (a, b, r); input [15:0] a; input [15:0] b; output [31:0] r; wire [31:0] r; wire [7:0] X_sel; wire [7:0] X_sel2; wire [7:0] NEG_sel; wire [16:0] PP0; wire [16:0] PP1; wire [16:0] PP2; wire [16:0] PP3; wire [16:0] PP4; wire [16:0] PP5; wire [16:0] PP6; wire [16:0] PP7; wire sum_n14, carry_n14; wire sum_n13, carry_n13; wire sum_n12, carry_n12; wire sum_n11, carry_n11; wire [1:0] sum_n10, carry_n10; wire [1:0] sum_n9, carry_n9; wire [2:0] sum_n8, carry_n8; wire [2:0] sum_n7, carry_n7; wire [3:0] sum_n6, carry_n6; wire [3:0] sum_n5, carry_n5; wire [4:0] sum_n4, carry_n4; wire [4:0] sum_n3, carry_n3; wire [5:0] sum_n2, carry_n2; wire [5:0] sum_n1, carry_n1; wire [6:0] sum0, carry0; wire [6:0] sum1, carry1; wire [6:0] sum2, carry2; wire [6:0] sum3, carry3; wire [6:0] sum4, carry4; wire [5:0] sum5, carry5; wire [5:0] sum6, carry6; wire [4:0] sum7, carry7; wire [4:0] sum8, carry8; wire [3:0] sum9, carry9; wire [3:0] sum10, carry10; wire [2:0] sum11, carry11; wire [2:0] sum12, carry12; wire [1:0] sum13, carry13; wire [1:0] sum14, carry14; wire sum15, carry15; wire sum16, carry16;
    프로그램소스| 2007.08.02| 1,000원| 조회(2,818)
    태그 verilog, booth, Multiplier, booth multiplie..
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  • carry look ahead adder (verilog code)
    carry look ahead adder (verilog code) 평가B괜찮아요
    `timescale 1 ns / 10 psmodule cla_40 (a, b, c0, s);input [39:0] a;input [39:0] b;input c0;output [39:0] s;wire t1, t2, t3;wire c1, c2;wire [2:0] Pgg;wire [2:0] Ggg;cla_16 cla_16_1 (.a(a[15:0]), .b(b[15:0]), .c0(c0), .s(s[15:0]), .Ggg(Ggg[0]), .Pgg(Pgg[0]));cla_16 cla_16_2 (.a(a[31:16]), .b(b[31:16]), .c0(c1), .s(s[31:16]), .Ggg(Ggg[1]), .Pgg(Pgg[1]));cla_8 cla_8_inst (.a(a[39:32]), .b(b[39:32]), .c0(c2), .s(s[39:32]), .Ggg(Ggg[2]), .Pgg(Pgg[2]));
    프로그램소스| 2007.08.02| 1,000원| 조회(2,069)
    태그 adder, 덧셈기, carry look ahead, Look ahead
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  • [asic] vhdl을 이용한 전가산기 설계
    [asic] vhdl을 이용한 전가산기 설계
    1. 실험이론전가산기란?전가산기는 3개의 입력비트의 합을 계산하는 조합회로이며, 3개의 입력과 2개의 출력으로 구성된다. A와 B로 표시된 두개의 입력변수는 더해 질 현재 위치의 두 비트이며, C_in으로 표시된 세 번째 입력변수는 바로 이전 위치로부터 올라온 캐리이다. 3개의 비트를 더할 때 합은 0부터 3까지 나올 수 있고, 2와 3을 2진수로 표시하는데 2개의 출력이 필요하다. 2개의 출력 중 합에 대해서는 S_out, 캐리에 대해서는 C_out라는 기호로 표시한다.ABC_inSC_out**************************10100100010111 0*************1001C_out에 관한 카노맵위의 진리표를 보고 아래와 같이 카노맵으로 간소해 해보면,0*************1010S에 관한 카노맵S =A'B'C +A'BC'+ABC+ABC' = A'(B'C+BC')+A(BC+B'C')=A'(B ? C)+ A(B ? C)=A ? (B ? C)=A ? B ? CC_out =AB+A'BC+AB'C = AB+C(A'B+AB')=AB+C(A ? B)위의 식을 아래와 같은 회로도로 나타낼 수 있다.위의 회로도는 xor게이트와 and게이트로 이루어진 반가산기 두개와 or게이트 하나와 같음을 알 수 있다.2. VHDL code와 파형1) 전가산기(Dataflow)library IEEE;use IEEE.std_logic_1164.all;-- Entity declarationentity Full_Adder isport(X, Y, C_in : in std_logic;S_out, C_out : out std_logic);end Full_Adder;-- Architecture bodyarchitecture Dataflow_Description of Full_Adder isbeginS_out
    공학/기술| 2004.05.03| 5페이지| 1,000원| 조회(1,717)
    태그 ASIC, 가산기, VHDL, 전가산기
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18개 리뷰 평점
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    7
  • C아쉬워요
    2
  • D별로예요
    1
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