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[공학기술]푸시풀 증폭회로

1. 목적? 전력 증폭기의 A급, B급, C급, AB급 증폭기를 이론적으로 고찰하고 푸시풀(push-pull)증폭기의 원리를 이해한다. 상보 대칭형 증폭기를 시뮬레이션과 실험을 통하여 전력 증폭기의 동작원리를 이해한다.2. 준비물? 전원 공급 장치 1대? Oscillosope 1대 (2 채널)? Function generator? 트랜지스터 : npn 2n3904? 저항 : 4.7kΩ 2개, 47kΩ 1 개, 1kΩ 2 개, 10kΩ 1개? 커패시터 : 100pF 1개, 1uF 1개, 100uF 1개 ?3. 이론? 1. 푸시풀 증폭회로보통의 증폭용 트랜지스터는 그림 1의 transfer curve의 선형 부분인 A 점에서는 동작점을 설정한다. 교류 입력 신호가 걸리면 그림 1(a)에서와 같이 동작점을 중심으로 Ib가 흔들리게 되고, 그 결과 Ic도 동작점을 중심으로 흔들리게 된다. 입력 교류 신호의 진폭이 커서 transfer curve의 그림 1. A 및 B급 동작점선형 부분을 벗어나게 되면 증폭된 출력 신호가 찌그러지게 된다. 따라서 신호 찌그러짐이 없이증폭할 수 있는 입력 신호의 진폭에 제한이 생기게 된다.정보 신호의 증폭이 아닌 전력 증폭이 목적인 전력증폭기에 진폭이 큰 신호를 다루어야 한다. 진폭이 큰 신호를 증폭하려면 그림 1의 B 점에 동작점을 설정한 두 개의 증폭기를 사용하여 그림 1 (b)처럼 반주기씩 증폭을 하면 된다. B 점 동작점의 또 다른 장점은 전력소모가 적다는 것이다. A급 증폭기에서는 교류 입력신호가 없어도 직류 전류에 의한 전력소모가 있으나, B급 증폭기에서는 직류 대기 전류가 0이므로 그런 전력 손실이 없게 된다.신호를 반주기씩 증폭하는 B급 푸시풀 증폭기 회로는 그림 2와 같은 두 가지 형태가 있다. 그림 2(a)의 트랜스포머를 사용한 B급 푸시풀 증폭기 회로는 두 개의 같은 트랜지스터를 사용하는데, 그림 2(a)에서는 두 개의 pnp형 트랜지스터가 사용되고 있다. 입력신호가 없을 때는 두 트랜지스터의 베이스는 0의 전위 상태에 있어 B 점에 동작점이 설정된 상태이다. 입력 교류 전압이 양이면 트랜지스터 Q1의 베이스 신호가 양이 되어 Q1이 증폭을 하게 되고, 나머지 반주기는 트랜지스터 Q2가 증폭하게 된다. 반주기씩 증폭된 신호는 출력 트랜스포머에서 결합되어 출력된다.그림 2. (a) Transformer를 이용한 B급 푸시풀 전력증폭기와 (b) complementary symmetry형 B급 푸시풀 전력증폭기한편 그림 2(b)의 컴플리멘터리 대칭 (complementary symmetry) 전력증폭기에서는 같은 transfer curve를 가진 pnp와 npn형 트랜지스터의 쌍이 사용된다. 두 트랜지스터의 베이스 에 걸린 교류 신호가 양의 전압일 때는 pnp형 트랜지스터 Q1이 증폭하고, 음의 전압인 반주기는 npn형 트랜지스터 Q2가 증폭한다.B급 푸시풀 증폭기는 그림 1(b)에서 보듯이 transfer curve의 원점 부근의 비선형 영역 때문에 출력 컬렉터 전류 파형이 약간 찌그러지게 된다. 이 점을 보완하기 위해 그림 3과 같은 AB급 동작점을 사용하는 AB급 푸시풀 증폭기를 사용한다. AB급 푸시풀 증폭기에도 B급 푸시풀 증폭기와 마찬가지로 transformer를 사용한 경우와 complementary symmetry의 경우가 있는데, 이 회로들이 그림 4에 그려져 있다.그림 3. AB급 푸시풀 증폭기에서의 동작점과 입출력 파형그림 4. (a) Transformer를 이용한 AB급 (b) complementary symmetry형 푸시풀 전력증폭기 AB급 푸시풀 전력증폭기? 2. B급 푸시풀 증폭 회로의 특성① 최대 출력 전력 :트랜지스터 특성의 전 범위에서 증폭이 이루어지므로 이상적인 최대 출력이 된다.② 전원 효율 :B급 푸시풀 전력 증폭기에서 최대 출력의 전원 효율은 78.5[%]로 된다.③ 크로스오버 일그러짐- 출력파형의 일그러짐 원인은 트랜지스터의 입력 특성(VBE-IB 특성)에 따라 입력 전압이 작을 때는 베이스 전류와 컬렉터 전류가 거의 흐르지 않기 때문이다.

공학/기술| 2007.06.09| 5페이지| 1,000원| 조회(959)

트랜지스터, 진폭, 푸시풀 증폭회로, 교류 입력 신호, 커패시티

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[공학기술]저주파증폭회로

1. 목적? 지금까지는 모든 커패시터가 저주파에서는 개방되고 고주파에서는 단락된다고 가정하여 저항만으로 주어지는 교류 등가 회로의 주파수를 한정했다. 본 실험에서는 이러한 정상적인 주파수 범위 밖에서의 증폭기 동작에 대하여 알아본다.2. 준비물? 전원 공급 장치 1대? Oscillosope 1대 (2 채널)? Function generator? 트랜지스터 : npn 2n3904? 저항 : 4.7kΩ 2개, 47kΩ 1 개, 1kΩ 1 개? 커패시터 : 0.01uF 1개, 0.1uF 2개, 1uF 2개, 100uF3. 이론? 저주파에서는 결합 커패시터와 바이패스 커패시터의 효과 때문에 출력이 감소한다. 주파수의 중간 범위에서는 증폭기는 최대 출력 전압을 나타내며 이 주파수 대역은 저항으로만 주어지는 증폭기의 교류등가 회로의 주파수를 나타낸다. 출력 전압의 0.707배가 되는 주파수를 증폭기의 임계 주파수라 한다. 이 주파수는 차단 주파수 (브레이크 주파수, 코너 주파수, 반 전력 주파수) 또는 3-dB 주파수라고도 한다.? 입력 결합 커패시터증폭기의 저주파 특성중에서 출력 전압을 감소시키는 원인 중 하나가 그림 6-1 에 나타난 것과 같은 입력 결합 커패시터이다. 그림 6-1(a)에서 신호원의 주파수가 변하면 결합 커패시터 때문에 출력 전압이 변한다. 그림 6-1(b)는 결합 회로의 주파수 응답을 나타낸 것이다. 주파수가 증가하면 출력 전압도 증가한다.l 주파수가 충분히 커졌을 때 결합 회로 출력 전압은 그림과 같이 최대 값을 접근한다.그림 6-2의 공통 이미터 회로에서 이미터 커패시터와 출력 커패시터의 용량이 무한히 크다고 가정하면 입력 커패시터의 효과를 고려할 수 있다. 그 등가 회로는 그림 6-2(b)에 나타내었다.fc 10fc(a) 결합커패시터회로 (b) 주파수응답VccR1 RcC2RD C1CER2 RE(a) CE 증폭기Rb C1ic Rc(b) 등가회로그림 6-2 공통 이미터 (CE) 증폭기와 등가회로? 출력 결합 커패시터출력 결합 커패시터는 입력 결합 커패시터와 같은 효과를 가진다. 그러나 출력 결합 회로의 임계주파수를 구하기 위해서는 입력 임피던스 대신 증폭기의 출력 입피던스를 사용해야 한다. 출력 결합 회로를 해석하기 위한 보다 나은 방법은 그림 6-3과 같은 등가 회로를 적용한다. 결합 커패시터의 좌측 회로에 테브난 정리를 적용하면 모든 전류는 Rc 를 통해 흐르고 테브난 전압은 다음과 같이 구해진다.전류원을 개방하는 것과 등가가 되도록 소스는 0으로 감소시키면, 전류원이 개방되었기 때문에 전체 저항은 Rc가 된다. 테브난 저항은 아래와 같이 표시 된다.테브난 저항은 증폭기의 출력 임피던스로 사용된다. 여기서, C2 의 좌측은 모두 테브난 정리에 의한 값이다. 그림 6-3의 등가회로는 다음과 같다.따라서 임계주파수를 계산하기 위해서는 다음과 같은 식을 사용한다.C2 rth C2ic Rc RL Ic RL(a) 출력 회로 (b) 출력 등가회로그림 6-3 출력 결합 커패시터와 등가회로? 이미터 바이패스 커패시터그림 6-4의 바이패스 회로는 신호원 주파수를 변화시킬 때 출력 전압이 바이패스 커패시터 때문에 변화한다. 그림 6-4(c)에 바이패스 회로의 주파수 응답을 나타내었다. 저주파에서 출력 전압은 최대가 되나 주파수가 증가함에 따라 출력 전압은 0에 접근한다. 이 때 차단 주파수는 출력 전압이 최대 값의 70.7%가 되는 지점의 주파수이다.그림 6-2의 CE 증폭기는 입력 결합 커패시터와 출력 결합 커패시터 그리고 이미터 바이패스 커패시터를 갖고 있다. 증폭기의 중간 주파수 대역에서 이미터는 교류적으로 접지되고 출력 전압은 그림 6-1과 같이 나타난다. 이같은 현상은 이미터가 더 이상 교류적으로 접지되지 않아 부궤환이 나타나기 시작하기 때문이다. 주파수가 감소하면 할수록 부궤환이 더 증가되므로 출력 전압을 더욱 감소시키는 원인이 된다. 저상 동작을 위해서는 중폭기가 적어도 차단 주파수의 10배의 주파수에서 동작해야 한다.Rb rthVin C RL C(a) (b)0.707fc6-4 바이패스 등가회로 및 주파수 응답? 콜렉터 바이패스 커패시터커패시터의 한 쪽 판과 다른 쪽 판에 해당하는 샤시 간의 배선을 살펴보면 배선 분포 용량(stray wiring capacitance)라 하는 불필요한 용량 성분이 존재한다. 샤시와 배선 사이의 용량은 크게 존재한다. 샤시와 배선 사이의 용량은 크게 존재한다. 그림 6-5와 같이 배선 용량을 내부 용량 성분과 같이 등가회로를 나타내었다. 용량 성분은 pF 값을 갖기 때문에 저주파에서는 큰 영향을 주지 않는다.

공학/기술| 2007.06.09| 5페이지| 1,000원| 조회(545)

입력 결합 커패시터, 출력 결합 커패시터, 주파수 대역, 바이패스 커패시터, 저..

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[공학]고주파증폭기

1. 목적? 저주파 실험에서 고찰했듯이 결합 커패시터와 바이패스 커패시터가 증폭도를 저하시키는 커다란 요인이 되었다. 그러나 고주파에서 이들은 아무런 영향도 끼치지 않고 단지 단락된 회로의 역할을 한다. 본 실험에서는 이러한 특성을 고찰하고 이해하고자 한다.2. 준비물? 전원 공급 장치 1대? Oscillosope 1대 (2 채널)? Function generator? 트랜지스터 : npn 2n3904? 저항 : 4.7kΩ 2개, 47kΩ 1 개, 1kΩ 2 개, 10kΩ 1개? 커패시터 : 100pF 1개, 1uF 1개, 100uF 1개3. 이론? 고주파 해석 시에는 차단 주파수, 테브난 정리 밀러의 정리등을 조합하여 해석한다.(1) 베이스 바이패스 회로공통 이미터 증폭기의 내부 저항 rb 를 갖는 신호원 Vin 를 나타내었고 그림 7-1(a)에 중간 주파수 대역에서의 증폭기의 교류 등가 회로를 나타내었다.(a) (b)그림 7-1 고주파 영역 공통 이미터 등가회로교류 등가 회로의 저항 rb 는 베이스에 대한 테브난 교류 저항인데 다음과 같다.저항 rc 는 콜렉터에서 본 교류저항인데 다음과 같이 표현된다.증폭기에서 중간 주파수는 용량성의 영향이 무시되므로 최대 출력 전압이 얻어지는 동작영역이다. 중간 주파수 이하에서는 결합 커패시터와 이미터 바이패스 커패시터 때문에 출력 전압이 감소되고 중간 주파수 이상에서는 트랜지스터의 극간 용량과 배선의 분포 용량 때문에 출력 전압이 감소한다.그림 7-1(b)에는 증폭기의 중간주파수 이상에서의 교류 등가 회로를 나타내었다. 여기서 C'e 는 이미터의 다이오드의 용량이고 C'C 는 콜렉터 다이오드의 용량이다. C'C 영역의 저항인 r'b 는 중간 주파수 대역에서는 그 영향이 없으므로 무시했으나 중간 주파수 대역 이상의 주파수가 되면 그 영향이 크게 되므로 해석시 반드시 포함시킨다. BJT 증폭기에서 임계 주파수를 구하기 위해서는 불필요한 베이스와 콜렉터의 바이패스 회로를 반드시 고려해야 하는데, 그 첫 단계가 두개의 밀러 용량을 구하는 것이다. 베이스에서 콜렉터 측을 본 중간 주파수 대역의 전압 이득은 콜렉터 저항 성분과 이미터에서 본 교류 부하 저항으로 다음과 같다.따라서 입력 밀러 용량은되고, 출력 밀러 용량은이 된다. 출력 밀러 용량은 CE 증폭기에서 전압이득 A가 항상 크게 주어지므로 Cc가 된다.그림 7-2 에 두 개의 밀러 용량을 나타내었다. 입력 밀러 용량은 Ce와 병렬인 반면 출력 밀러 용량은 Cstray 와 병렬이다. 베이스 회로에서 전체 용량은 그림 7-2(b) 에서와 같이 다음과 같다.베이스 바이패스 회로에서 그림 7-2(c)와 같은 베이스 회로를 얻기 위해서는 베이스 용량을 구동하는 회로에 테브난 정리를 적용해야 한다. 베이스 용량에 대한 테브난 저항은 다음과 같다.콜렉터 바이패스 회로에서는 R = rc , C= Cc + Cstray 가 된다.중간 주파수 이상에서는 두 개의 차단 주파수가 있는데 하나는 베이스 바이패스 회로의 차단 주파수이고, 또 다른 주파수는 콜렉터 바이패스 주파수이다. 이 둘을 지배적인 차단 주파수라 부른다. 중간 주파수를 얻기 위해 저주파에서는 10을 곱하여 중간 주파수의 주파수를 구했으나 이번에는 곱하지 않고 오히려 10으로 나누어서 중간 주파수의 주파수를 구한다.(a)(b)(c)그림 7-2 공통 이미터 고주파 증폭기 등가회로공통 이미터 고주파 등가회로에서 Ce 에 대한 규격의 명칭은 없다. 고주파 해석에 측정할 때마다 값이 다르므로 자료상으로는 주어지지 않는다. 대신 전류 이득 대역폭 즉, fT 라 부르는 값을 제시한다. 트랜지스터의 전류이득이 1이 될 때 Ce 은 다음과 같이 구할 수 있다.그리고 Ce와 유사하게 내부저항 rb 가 있다. 이 저항은 콜렉터 전류, 교류 전류 이득 등에 의해 변화한다. 트랜지스터를 보다 높은 주파수에서 증폭하려면 rb 의 값이 적은 것이 요구된다. 이 값에 의해 rb 를 계산한다.여기서 rb 를 h 파라미터를 사용하여 다음과 같이 구할 수 있다.즉, rb 는 다음과 같이 표현된다.P S P I C E? 고주파 증폭회로도회로도는 저주파 증폭 회로때와 구성이 동일하며 소자의 값만 약간 달랐다.

공학/기술| 2007.06.09| 6페이지| 1,000원| 조회(752)

고주파, 베이스 바이패스, 고주파증폭회로시뮬

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[공학]차동증폭기&동상제거비 ( Common - Mode Rejection Ratio : CMRR)

1. 목적? 차동 증폭기의 구조와 동작원리를 이해하고 공통 모드와 차동 모드의 입출력 관계를 이용하여 동상제거비 ( Common - Mode Rejection Ratio : CMRR) 를 이해하고자 한다.2. 준비물? DC Power Supply (Dual)? Oscillosope 1대 (2 채널)? Function generator? 저항 : 390Ω 1개, 470Ω 1개, 1kΩ 2개, 1.8kΩ 2개, 10kΩ 3개, 33kΩ 1개? 가변저항 : 200Ω 1개? Z.D : 5V 1개? 콘덴서 : 50 uF 2개? TR : 2SC 1815 4개, Q2N2222 4개3. 이론? 기본 동작(그림 1) 은 기본적인 BJT differential-pair 의 구조를 나타낸 것이다 . Differential-pair 가 어떻게 동작하는가를 살펴보기 위해 (그림 2)와 같이 양쪽 transistor 의 base 에 같은 전압 VCM 을 걸어 주면 두개의 transistor 가 서로 잘 match 되어 있기 때문에 bias current source 로부터 I/2 씩 전류가 나뉘어 흐르게 된다 . 따라서 iE1 = iE2 = I/2 가 되고 collector 전압은 VCC -1/2 α IRC(그림 1) BJT 차동 증폭기의 기본 구조가 된다 . 이처럼 두개의 transistor 가 active 영역에 있기만 하면 VCM 을 변화시킬 때 collector 전압은 같다 . 따라서 우리는 이상적인 경우 Differential-pair 가 common-mode 입력전압에 대해서는 응답하지 않음을 알 수 있다 . 이번에는 (그림 3)와 같이 한쪽의 base 전압을 0V 로 고정시키고 다른 쪽에 +1V 를 걸어주면 Q1 이 on 되고 Q2 는 off 가 되어 Q1에 모든 전류가 흐르게 된다 . 반대로 -1V 를 걸어주면 Q1 이 off 되고 Q2 가 on 되어 Q2 에 모든 전류가 흐르게 된다 .이처럼 differential pair 는 양쪽 base 전압의 차이에 의해 동작하므로 두 개의 transistor를 active 상태에 있게 하는 작은 입력 signal (수 mV 정도 )을 이용하면 (그림 4)와 같이 양쪽 collector 사이의 전압은 2*α *.I*RC 만큼 차이가 나게 되고 이것은 두 input 간의 차이 vi 와비례한다 .( 그림 2 ) 공통모드 입력전압 Vcm이 인가 ( 그림 3 ) 큰 차동모드 입력전압이 인가된 경우된 경우( 그림 4 ) 작은 차동모드 입력전압이 인가 된 경우? 소신호 동작DC biasing 을 해서 collector 전류를 결정하면 두 개의 transistor 가 active mode에서 동작하는 범위 내에서 input 에 small signal 을 줄 수 있다. Input 에 걸리는 common mode DC voltage 는 double ended output 을 취할 때 서로 상쇄 되어 없어진다.(그림 5)에서와 같이 base 양단 사이에 전압 Vd를 걸어주면 collector 전류는 아래와 같이 된다.(그림 5)작은 입력 Vd 가 인가 되었을 때차동증폭기의 전류와 전압첫 번째 식에 e(Vd/2Vt)를 곱하면 아래와 같이 된다.Vd < 2VT 라고 가정하면 exponential(Vd/2VT) = 1 + Vd/2VT 가 되고 이를 이용하여 위의 식을 정리 하면가 되어서 small signal 부분만 살펴 보면가 된다 이처럼 small signal에 의한 collector 전류의 증가에 따라서 collector 전압은 아래와 같고,(단 gm = Ic/VT = (αI/2)/VT)따라서 gain Ad는가 된다. Output 을 collector 의 한 쪽에서만 뽑아 내면 (single ended) gain Ad는와 같이 된다Differential input resistance Rid는 두 base 단자 사이에서 바라보이는 저항, 즉 입력신호 Vd에서 바라보이는 저항으로 Q1의 base 전류는만큼 증가할 것이고 Q2의 base 전류는 같은 양만큼 감소할 것이다. 따라서 Rid 는이 결과는 두 base 사이에 나타나는 저항은 emitter 회로의 총 저항의 (β+1)를 곱한 것이다.Emitter 에 저항이 포함된 (그림 6) 과 같은 differential - pair 의 input resistance 는 위의 결과에 비추어 볼 때 다음과 같이 구할 수 있다.(그림 6)Emitter 에 저항을 달고 있는차동 증폭기? Common Mode Operation(그림 7) 공통모드 신호가 인가된 경우와 그 등가 회로차동증폭기의 두 입력단에 같은 전압이 인가된 경우 출력전압은 다음과 같다 .두 출력전압의 차 vC1-vC2 로 취하면 이상적인 경우 0V 가 된다 . 또한 출력전압을 한쪽에서만 뽑아내는 경우 공통모드 전압이득과 차동모드 전압이득은 각각 다음과 같다.따라서 출력전압을 한쪽에서만 뽑아내는 경우 CMRR 은 다음과 같다 .CMRR 은 다음과 같이 일반적으로 dB 로 표시한다 .

공학/기술| 2007.06.09| 7페이지| 1,000원| 조회(1,353)

차동증폭기, 동상제거비, 소신호 동작

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[공학]JFET 공통 소스 증폭기를 구성하여 증폭기의 특성 및 동작 원리를 실험을 통하여 이해

1. 목적? JFET 공통 소스 증폭기를 구성하여 증폭기의 특성 및 동작 원리를 실험을 통하여 이해한다.2. 준비물? 전원 공급 장치 1대? Oscillosope 1대 (2 채널)? Function generator? JFET : K30A? 저항 : 12kΩ 2개, 22kΩ 1개, 470kΩ 1개, 10kΩ 1 개? 커패시터 : 0.1uF 2개, 10uF 1개 (전해)3. 이론? JFET 를 소신호 증폭기로 사용하기 위해서는 적당한 VGS와 VDS 값을 인가시켜야 한다. 이와 같은 바이어스 회로를 구성하기 위하여 자기 바이어스와 전압분배 바이어스가 있다.? 공통 드레인 증폭기(source follower)그림 4-1(a)와 같은 드레인 공통(common-drain)혹은 소스 팔로우어(source follower) 회로는 쌍극 에미터 팔로우어 접속의 JFET 변환으로 생각할 수 있다. 실제 전압 이득 또한 전혀 위상 반 전이 없고 1보다 더 작으며 회로의 입력 저항은 크고 출력 저항은 소스 공통 접속보다 작다.그림 4-1 공통 드레인 증폭기만일 출력이 소스 단자로부터 얻어지면 출력과 입력 사이에는 위상 반전이 없고 출력 전압의 진폭은 입력 전압의 진폭보다 작아진다. 교류 전압이득은 다음과 같이 결정될 수 있다. 게이트 전압 VGS는VGS = Vi - VoVo = IdRs 이고 Id = gmvgs이므로 위의 방정식은VGS = Vi - IdRs = Vi - (gmvgs)Rs그래서 증폭기 전압이득은Ao ===rm = 1 / gmAo ===RS가 rm과 비교하여 크게 만들어짐에 따라 전압 이득은 반전되지 않고 1보자 작은 것처럼 보인다. 증폭기 입력 저항은Ri = RG한편 출력 저항은 장치 교류저항 rm과 병렬은 전원 바이어스 RS이다.Ro = RS ∥ rm? 공통 게이트 증폭기그림 4-2 게이트 공통 증폭기그림 4-2(a)의 회로는 소스에 입력을 공급하고 드레인에서 출력을 얻으며 게이트 단자를 공통으로 하는 게이트 공통 증폭기 회로이다. 이 회로에서 입력 저항은 낮고, 전압 이득의 위상은 반전되지 않으며(크기에서 드레인 공통회로와 비슷하다) 출력 저항은 소스 공통 회로의 출력 저항과 거의 같은 정도이다.그림 4-2(a)의 회로에 대한 교류 등가 회로는 그림 4-2(b)에 나타나 있다. 전압 이득은 다음과 같이 결정된다.

공학/기술| 2007.06.08| 6페이지| 1,000원| 조회(724)

증폭기, JFET, 공통 드레인 증폭기, 공통 게이트 증폭기

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