1.실험의 목표(1) 증폭기에서 입력과 출력 신호 사이의 진폭 비율(즉 이득)이나 위상 차이가 주파수에 따라 달라지는 현상을 이해함으로써 증폭기의 사용 및 설계 능력을 강화한다.(2) 트랜지스터나 연산 증폭기의 고주파 등가회로를 이해함으로써, 높은 주파수에서 사용할 때의 한계를 이해하여 이 구성 요소들을 올바로 사용하는 능력을 배양한다.2.실험 이론1)What is the Miller Effect, and why does it occur?Quick explanation : The Miller effect is a funny way of dealing with a situation where the voltages at both ends of a capacitor change at the same time, either independently or dependantly. In certain circuits, instead of taking into account what actually happens with the voltage, we can say that this is equivalent to having a larger capacitor.Say you have a capacitance between the base and collector of a transistor in a common-emitter amplifier: when you change the voltage at the base, the collector voltage will also change, by -(the base voltage change)*(the gain of the circuit). Thus the change in voltage across the capacitor is not just the change in the base voltage, but (1+gain)*(change in the base voltage) - effectively as if the capaci 사이의 effective capacitance를 변화시킨다는 것이다.A normal circuit - no Miller effectFigure 1: A simple circuit charging up a capacitorFigure 2: The voltage across the capacitor in Figure 1, vs. timeFigure 3: The current through the capacitor in Figure 1, vs. time윗 그림들은 보통의 RC 회로와 그 특성들을 보여주고 있다. 이때 두 exponential curve의 시간 상수(time constant)는 1ms이다(T=RC = 1*10-6 * 1*103).A simple circuit showing the Miller effectFigure 4: A circuit where Figure 5: The voltage across the the voltage at both ends changes capacitor in Figure 3, vs. timeat the same timeFigure 6: The current through the capacitor in Figure 3, vs. time그림 4에서 capacitor의 위에서 전압이 1V 올라가는 동시에 아래에서는 1V만큼 감소한다. 보이는 것과 같아 capacitor 양 끝 전압 변화(그림 5)는 그림 1 회로에서의 변화의 두 배만큼 변한다. 그림 5에서 보는 대로 capacitor를 통과하는 전류는 1mA 그대로이지만 전류가 감소하는 속도는 두 배이다. (In this case, we could say something like "A capacitor experiencing identical but opposite voltage swings at its two terminals can be modelled as a capacitor to ground, whose capacitance is twice the original 사이의 capacitance의 효과를 고려하여 보자 (실제로 이 capacitance는 외부에 달아 주었다기 보다는 트랜지스터 내부의 작용으로 생긴 값이라고 할 수 있다).참고로 이것은 common-emiter amplifier에서만 생기는 현상이다. 베이스 전압을 dV만큼 증가시키면 컬렉터 전압은 (gain)*dV만큼 감소하게 될 것이고 즉, 캐패시터 양단의 총 전압 변화값은 dV+(gain)*dV 또는 (1+gain)*dV 이 될 것이고, 따라서 capacitance는 실제보다 더 큰 값처럼 보일 것이다. miller effect는 컬렉터 전압이 일정하지 않고 베이스 전압에 따라서 변화하기 때문에 일어나는 현상으로 실제로 capacitor가 증가하는 것이 아니라 더 쉽게 모델링 한 것일 뿐이다.실제적으로 나타나는 가장 큰 효과는 amplifier 회로의 여러 부품들에서 보여지는 effective capacitance 값의 증가이며, 결국 이것은 다양한 고주파 및 저주파 필터에서 cutoff 주파수를 변화시킬 것이다.3. 시뮬레이션실험 4-1 트랜지스터 증폭기의 저주파 응답1) 실험 4-1-1 DC blocking capacitor의 영향회로 1. DC blocking 및 bypass capacitor 의 영향을 알아보기 위한 회로ⓐ를F 으로 두었을 때#파형 발생기의 출력 주파수 10Hz#파형 발생기의 출력 주파수 100Hz#파형 발생기의 출력 주파수 1kHzⓑ를F 으로 두었을 때#파형 발생기의 출력 주파수 10Hz#파형 발생기의 출력 주파수 100Hz#파형 발생기의 출력 주파수 1kHz2)실험 4-1-2: AC bypass capacitor의 영향(1)AC bypass capacitor의 영향:#파형 발생기의 출력 주파수 10Hz#파형 발생기의 출력 주파수 100Hz#파형 발생기의 출력 주파수 1kHz(2)AC bypass capacitor의 영향:만 1으로 바꾸고 실험 항목 (1)을 반복한다.#파형 발생기의 출력 주파수 10Hz#파형 발생기의 출력 주파수 감소하게 된다. 즉, regulator의 출력을 low-pass filter에 한번 걸러서 넣은 형태이기 때문에, 주로 high-frequency 대역에 있는 발진과 noise들이 걸러져서 깨끗한 출력이 나올 수 있게 된 것이다.amplifier의 coupling capacitor는 교류신호가 coupling되는 동안 dc전압을 막아준다. 다른말로 하면, capacitor의 한쪽에 ac signal과 측정할수 있는 dc average vlotage가 있으면 capacitor의 다른쪽에는 ac signal만을 얻을수 있다.(2) Miller effect 란 무엇인가?(3) 이미터 공통 , 베이스 공통 , 컬렉터 공통 증폭기의 대역폭을 비교하고 , 그 차이점의 원인을 알아본다.(4) 연산 증폭기의 고주파 소신호 등가회로는 다음과 같이 근사된다. 이 등가회로를 이용하여 반전 , 비반전 증폭기의 주파수 응답을 계산하고 이득-대역폭 곱을 구한다.①이미터 공통 증폭기이 증폭기의 전체 이득은WL은 먼저 VC를 제로로 놓은 다음, CE와 CC2를 무한대, CC1에서 바라본 저항 RC1을 구한다. 등가 회로에서 CE를 무한대로 놓으면,CC1과 CC2 가 무한대, CE에서 바라본 저항 R'E를 구한다.CC1과 CC2를 무한대대로 놓고 CC2에서 바라본 저항을 구하면,3-dB 주파수의 근사값CE에 의해 도입되는 영점이를 무한대로 만드는 S값②베이스 공통 증폭기이미터 단자 전압이다.입력쪽은 극점이 하나이고, 그 주파수re가 보통 매우 작기 때문에, WP1 주파수는 매우 높을 것이다.출력쪽가 상당히 작기 때문에, WP2 또한 상당히 높을 것이다.③공통 컬렉터 증폭기는=0 으로 만드는 S값과으로 만드는 s값에서 0이 될 것이다.는또는로 만드는 s값 즉,에서 0이 될 것이다.다른 하나의 전송 영점(4) 연산 증폭기의 고주파 소신호 등가 회로를 다음과 같이 근사된다. 이 등가 회로를 이용하여 반전, 비반전 증폭기의 주파수 응답을 계산 하고 이득-대역폭 곱을 구한다.만일 정격 출력 전압을 이유는? 이로부터, CB가 증폭기의 전압 이득에 미치는 영향은? 100Hz에서 CB의 영향이 무시될 수 있으려면, 그 값이 얼마 이상이어야 하는가?CB는 낮은 주파수에서는 오픈되어 voltage 디바이더에 의해 대부분의 전압이 CB에 걸리게 되지만 주파수가 높아질수록 단락되어 입력 전압을 그대로 패스하고 따라서 CB에 걸리는 전압은 작아진다. 즉, 일종의 하이패스 기능을 하므로써 DC blocking하고 따라서 주파수가 증가할 때 이득은 증가하게 된다.CB의 영향이 무시될 수 있으려면 120F정도이면 될 것 같다.CB=1㎌ 주파수=10㎐RESIDUE PATTERNCB=1㎌ 주파수=100㎐RESIDUE PATTERNCB=1㎌ 주파수=1㎑RESIDUE PATTERN1㎌일 때 10㎐ 및 100㎐에서는 위상 및 진폭의 차이가 나타났지만. 1㎑, 10㎑, 100㎑등 주파수가 증가하면서 위상 및 진폭 차이는 없어졌다. RESIDUE PATTERN도 위 모양과 같이 직선에 가까워졌다.시뮬레이션에서는 100㎐에서 CB가 적어도 5㎌이상이 될 때 RESIDUE PATTERN이 직선에 가까워졌다.CB=5㎌ 주파수=100㎐*************05106107100㎌일때*************051061071㎌일 때2) 실험 4-1-2: AC bypass capacitor의 영향(1)AC bypass capacitor의 영향:10 Hz 주파수100 Hz 주파수1 kHz 주파수 주파수가 높아질수록 Ve의 진폭이 작아지는 이유는? 이로부터 이 회로에서 AC bypass capacitor로 동작하기 위한, 즉 Ve가 0V에 가깝게 되어 베이스-이미터 사이에 걸리는 신호 전압에 비하여 무시할 수 있게 되는 CE 값은?CE를 100F으로 두고 주파수를 올렸을 때, 출력 전압의 이득은 10 Hz에서 2배였으나 주파수가 증가 할수록 이득이 증가하여 1 kHz 주파수에서 이득이 거의 7배가 되었고 더 높은 주파수에서는 이득이 더욱 커져서 왜곡 현상이 일어났다. 10 Hz에서 위상차는 거의 1
![[전자회로] 주파수응답 예비와 결과](https://image4.happycampus.com/Production/thumbnail/2004/11/18/data3412204-0001.jpg)
