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디지털회로 설계의 기초 4장 연습문제 풀이(설계 제외) 평가A+최고예요

4장 연습문제4.1 1비트 감산기에 대한 진리표를 작성하여 논리식을 유도하고, 이에 따른 회로를 설계하시오.xyDB*************100D = x'y+xy'B = x'y4.2 그림 4.3의 이진 가산기를 5비트 가산기로 확장하고, AND,OR, XOR의 지연시간을 각각 2,3,4[ns]이라 가정할 때 전체 가산시간을 구하시오.전체 지연 시간은 td = (4+3+2)+4(3+2) = 29[ns]4.3 올림수 예측기를 이용한 3비트 가산기 회로를 설계하시오.4.4 BCD가산기 회로를 설계하시오.=> 네모 Black box는 1bit 전가산기를 나타낸다4.5 Negative 출력을 내는 3x8 복호기를 설계하시오.4.6 Active low 입력과 active low 출력을 가진 3x8 복호기의 논리 회로를 설계하시오. 이를 이용하여 논리함수 F(a,b,c)=∑(1,3,5,7)를 구현하시오.4.7 3비트 2진수를 3비트 Gray 코드로 변환하는 회로를 다음과 같이 구현하시오.(가) AND-OR의 2단 회로로 구현하시오.(나) 문제 4.6의 복호기를 사용하여 구현하시오.(다) (가)와 (나)의 회로들에 필요한 IC 패키지 수, 비용 등을 비교하시오.(가)의 경우 Quad 2-Input AND Gate*2 + Quad 2-Input OR Gate*1 = 600원(나)의 경우 3x8복호기*1 + Dual 4-Input NAND Gate*2 = 600원4.8 BCD코드로 부호화된 10진수를 7-segment에 나타내기 위해서는 BCD코드를 7-segment의 요소들로 변환하는 회로가 필요하다. 이의 회로를 다음과 같이 구현하시오.(가) 진리표를 작성하시오.wxyzabcdefg00000**************************10*************1**************************01101**************************00*************0(나) NAND 게이트만으로 구현하시오.a' = f(w,x,y,z) = ∑(1,4,6)+d(10,11,12,13,14,15) = w'x'y'z+xz'yzwx*************201*************410891110b' = f(w,x,y,z) = ∑(5,6)+d(10,11,12,13,14,15) = xy'z+xyz'yzwx*************201*************410891110c' = f(w,x,y,z) = ∑(2)+d(10,11,12,13,14,15) = x'yz'yzwx*************201*************410891110d' = f(w,x,y,z) = ∑(1,4,7,9)+d(10,11,12,13,14,15) = xy'z'+x'y'z+xyzyzwx*************201*************410891110e' = f(w,x,y,z) = ∑(1,3,4,5,7,9)+d(10,11,12,13,14,15) = z+xy'yzwx*************201*************410891110f' = f(w,x,y,z) = ∑(1,2,3,7)+d(10,11,12,13,14,15) = yz+xy+w'x'zyzwx*************201*************410891110g' = f(w,x,y,z) = ∑(0,1,7)+d(10,11,12,13,14,15) = w'x'y'+xyzyzwx*************201*************410891110a' = w'x'y'z+xz'b' = xy'z+xyz'c' = x'yz'd' = xy'z'+x'y'z+xyze' = z+xy'f' = yz+xy+w'x'zg' = w'x'y'+xyz(다) 복호기를 이용하여 구현하시오.(라) MUX를 이용하여 구현하시오.a' = ∑(1,4,6)+d(10,11,12,13,14,15)I0I1I2I3I4I5I6I7W'01234567W*************5b' = ∑(5,6)+d(10,11,12,13,14,15)I0I1I2I3I4I5I6I7W'01234567W*************5c' = ∑(2)+d(10,11,12,13,14,15)I0I1I2I3I4I5I6I7W'01234567W*************5d' = ∑(1,4,7,9)+d(10,11,12,13,14,15)I0I1I2I3I4I5I6I7W'01234567W*************5e' = ∑(1,3,4,5,7,9)+d(10,11,12,13,14,15)I0I1I2I3I4I5I6I7W'01234567W*************5f' = ∑(1,2,3,7)+d(10,11,12,13,14,15)I0I1I2I3I4I5I6I7W'01234567W*************5g' = ∑(0,1,7)+d(10,11,12,13,14,15)I0I1I2I3I4I5I6I7W'01234567W*************5(마) ROM을 이용하여 구현하시오.ROM을 이용하여 구현할 시, ROM으로 Decoder를 구현한 후 NAND를 이용하여 minterm들을 묶어준다.(바) 위의 각 경우에 대해 IC 패키지 수, 비용 등을 비교하시오.4.9 4x1 MUX를 이용하여 f(x,y,z)=∑(0,3,5,7)을 구현하시오.x'y'z'+x'yz+xy'z+xyz = x'y'z'+xy'z+0yz'+1yz4.10 표 4.5에 따른 PLA 회로를 그리시오.표 4.5를 찾을 수가 없습니다.4.11 복호기의 반대 기능을 갖는 회로를 부호기(encoder)라 한다. 즉, 부호기는 2n개의 서로 다른 정보를 n비트 2진 코드로 바꿔 주는 조합 논리회로이다. 4x2 부호기를 설계하시오.4.12 MUX의 반대 기능을 갖는 회로를 역다중화기(Demultiplexer, DeMUX)라 한다. 즉, DeMUX는 1개의 입력을 여러 개의 출력 중에서 하나를 선택하여 연결하는 조합 논리회로이다. 1x4 DeMUX를 설계하시오.4.13 10진수를 나타내는 부호에는 여러 가지 종류가 있다. 이들 부호들 간에 변환하는 회로를 코드 변환기라 한다. 다음의 물음에 답하시오.(가) BCD 코드를 Excess-3 코드로 변환하는 코드 변환기들을 설계하시오.abcdABCD0*******************************************************************************************10**************************11111100A = f(a,b,c,d) = ∑(0,1,2,11,12,13,14,15) = a'b'c'+a'b'cd'+ab+acdcdab*************201*************410891110B = f(a,b,c,d) = ∑(0,1,2,7,8,9,10,15) = b'c'+b'd'+bcdcdab*************201*************410891110C = f(a,b,c,d) = ∑(1,2,5,6,9,10,13,14) = c'd+cd'cdab*************201*************410891110D = f(a,b,c,d) = ∑(0,2,4,6,8,10,12,14) = d'cdab*************201*************410891110(나) Excess-3 코드를 BCD코드로 변환하는 코드 변환기들을 설계하시오.ABCDabcd*************10*************011**************************1****************************************************001*************10a = F(A,B,C,D) = ∑(5,6,7,8,9,10,11,12) = A'BD+A'BC+ABC'D'+AB'C+AB'DCDAB*************201*************410891110b = F(A,B,C,D) = ∑(1,2,3,4,9,10,11,12) = B'D+B'C+BC'D'CDAB*************201*************410891110c = F(A,B,C,D) = ∑(0,3,4,7,8,11,12,15) = C'D'+CDCDAB*************201*************410891110d = F(A,B,C,D) = ∑(0,2,4,6,8,10,12,14) = D'CDAB*************201*************4108911104.14 논리식 F(W,X,Y)=∑(1,4,5,6)에 대해 해저드가 발생하지 않도록 설계하시오.XYW*************14576해저드가 발생하지 않기 위해서는 Bridging PI가 모두 들어가야한다.F(W,X,Y) = WX'+X'Y+WY'

공학/기술| 2007.12.01| 18페이지| 1,000원| 조회(1,823)

논리회로, 경북대, 디지털회로, 전전컴

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디지털회로 설계의 기초 5장 연습문제 풀이

5장 연습문제5.1 다음 메모리들의 어드레스 라인의 수와 입출력 데이터 라인의 수는 얼마인가? 단, 메모리는 (주소의 수 x 워드 당 비트 수)로 표기하였다.(가) 4K x 16A[11:0], D[15:0](나) 128K x 8A[16:0], D[7:0](다) 16M x 32A[23:0], D[31:0](라) 2G x 8A[30:0], D[7:0]5.2 문제 5.1의 메모리에 저장할 수 있는 총 바이트(byte)는 얼마인가?(가) 8 KBytes(나) 128 KBytes(다) 64 MBytes(라) 2 GBytes5.3 다음 물음에 답하시오. (그림 5.4 참조)(가) 256K x 8의 용량을 가지는 메모리를 만들기 위해서는 32K x 8 RAM 칩(chip)이몇 개나 필요한가?8개가 필요하다(나) 256K 바이트에 접근하기 위해서 필요한 입력 어드레스 라인의 수는 몇 개인가?그리고 이들 선 중에서 모든 칩의 주소에 입력되는 어드레스 라인의 수는 몇 개인가?256KB에 접근하기 위해서 입력 어드레스 라인은 18-bit가 필요하고, 입력 데이터라인은 8-bit가 필요하다, 그리고 모든 칩의 주소에 입력되는 어드레스 라인은15-bit가 필요하다(다) 칩 선택 입력으로 몇 개의 어드레스 라인이 디코드 되어야 하는가?3개의 어드레스 라인이 디코드 되어 8개의 Chip Select가 된다.5.4 칩 선택입력(CS (chip select) 또는 CE(chip enable))을 가지는 32 x 8 ROM 4개와 복호기(decoder) 하나를 이용하여 128 x 8 ROM을 구성하는 회로를 그리시오.5.5 아래에 열거한 조합 논리 회로를 구현하기 위한 ROM의 최소 크기를 구하시오. 단, ROM의 크기는 (주소의 수 x 워드 당 비트 수) 형식으로 나타내시오.(가) 8x1 멀티플렉서(multiplexer)ROW Decoder : A[7:0] + COLUMN Decoder A[10:8] = A[10:0]따라서 ROM의 크기는 11x1 이다.(나) 4-비트 가감산기(adder-subracter)4-비트 가감산기를 위해서는 4개의 4-to-1 Mux가 필요하다.그러므로 ROM의 크기는 24x3(다) 4-비트 이진수를 BCD로 변환하는 코드 변환기(code converter)4-비트 이진수를 BCD로 변환하는 코드 변환기를 위해서는 4-to-1 Mux가 4개 필요하다그러므로 ROM의 크기는 24x35.6 아래의 논리식을 그림 5.16과 같은 4 입력 - 4 출력 PAL로 구성할 때 각 퓨즈의 연결 상태를 표시하시오.W=ABC'+A'B'CDX=B+ABDY=A'B+CD+ABC'+A'B'CDZ=AB+B'C+AC'D'5.7 아래의 논리식을 3 입력 - 2 출력 PLA로 구성할 때 각 퓨즈의 연결 상태를 표시하시오.F1(A,B,C)=∑m(0,1,2,4)F2(A,B,C)=∑m(0,5,6,7)BCA*************14576F1(A,B,C) = A'B'+B'C'+A'C'BCA*************14576F2(A,B,C) = AC+AB+A'B'C'F1‘ = BC+AB+ACF2‘ = AB'C'+A'C+A'BF1 = (AB+AC+BC)'F2 = AC+AB+A'B'C'5.8 정적 메모리(static RAM)의 메모리 셀에 관한 MOS 회로와 그 동작 원리를 조사하시오.메모리 셀리 5개의 MOSFET Latch로 설계되어, 전원이 켜있는 한 시간이 경과되어도 저장된 정보가 손실되지 않는 Random Access Memory 이다.왼쪽의 MOSFET의 출력을 오른쪽의 입력에, 오른쪽의 출력은 왼쪽의 입력에 연결하여, 데이터를 저장하고 있도록 하는 동작원리를 가진다.5.9 각종 정적 메모리, 동적 메모리, PROM, EPROM 등을 조사하고, 제조회사와 모델명, 크기 등의 항목으로 정리하시오.제조회사모델명크기정적 메모리SAMSUNGKM62256DLP-7256KLGGM76C88AL-1564KDALLASDS1225Y-15064KSAMWHAKM6865BP-201M동적 메모리SAMSUNGKM41C256P-7256KHYUNDAIHY53C464LS-80256KEPROMFUJITSUMB851616KAMDAM27C2048-150DC256KSGSM27C2001-10F12M5.10 각종 PAL의 종류를 조사하고, 제조회사와 모델명, 크기 등의 항목으로 정리하시오. 또 일반적으로 PAL의 모델명에 들어가는 L, H, C, R, X, V 등의 기호들의 의미에 대해 조사하시오.제조회사모델명크기TI(TEXAS)TIBPAL16L8-25CN64KNATIONALPAL16R4ANC64KL : Active lowH : Active highC : ComplementaryR : RegisterX : X-OR with RegisterV : PLCN : Plastic DIPJ : Ceramic DIPP : Programmable output polarityA : High spedB : Utra high speed5.11 Xilinx, Altera 사에서 생산되는 FPGA와 CPLD들의 종류를 조사하시오.XilinxAlteraFPGAVirtex SeriesVirtex™-5Virtex-4Virtex-II Pro / X Platform FPGAVirtex-II Platform FPGAVirtex / E / EMSpartan SeriesSpartan™-3ESpartan-3Spartan-3LSpartan-IIESpartan-IISpartan / XLEasyPath SeriesCyclone IICycloneStratix IIStratix

공학/기술| 2007.12.01| 6페이지| 1,000원| 조회(1,142)

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디지털회로 설계의 기초 3장 연습문제 풀이(일부)

3.4 다음의 논리함수를 SOP와 POS의 형태로 간략화 하시오.Input variableMintermMaxtermOutputabcTermDesignationTermDesignationF000a'b'c'm0a+b+cM00001a'b'cm1a+b+c'M10010a'bc'm2a+b'+cM21011a'bcm3a+b'+c'M31100ab'c'm4a'+b+cM41101ab'cm5a'+b+c'M51110abc'm6a'+b'+cM61111abcm7a'+b'+c'M71SOP(Sum of Product) : 곱의 합인 형태로 원소들이 Minterm의 합으로 나타난다.ex)= m0 + m3 + m4 = a'b'c' + a'bc + ab'c'값이 0일 때-> x', 값이 1일 때 -> xPOS(Product of Sum) : 합의 곱인 형태로 원소들이 Maxterm의 곱으로 나타난다.ex) ∏M(1,2) = M1M2 = (a+b+c')(a+b'+c)값이 0일 때-> x, 값이 1일 때 -> x'= ∏M(1,2,5,6,7)(가) a'b'c + a'bc + abcSOP 형태 :POS 형태 : ∏M(0,2,4,5,6)bca*************14576bca*************14576EP1 == a'c EP1 = ∏M(0,4) = b +cEP2 == bc EP2 = ∏M(4,5) = a' +b☞= a'c + bc EP3 = ∏M(2,6) = b' +c☞ ∏M(0,2,4,5,6) = (b +c)(a' +b)(b' +c)(나) a'b'c + a'bc + abc + abc' + ab'cSOP형태 :POS 형태 : ∏M(0,4,6)bca*************14576bca*************14576EP1 == c EP1 = ∏M(0,4) = b +cEP2 == a'b EP2 = ∏M(4,6) = a' +c☞= c +a'b ☞ ∏M(0,4,6) = (b +c)(a' +c)3.7 테이블 방법을 이용하여 다음의 논리함수들을 SOP와 POS의 형태로간략화 하시오.테이블 방식의 간략화1계 : 다른 그룹과 비교해 1비트 정보만 다른 두 짝 PI를 찾아 그룹화3단계 : 2단계가 끝난 후 나온 그룹들을 다른 그룹과 비교해 ‘-’위치가 같으면서 1비트 정보만 다른네 짝 PI를 찾아 그룹화하며 같은 방식으로 새로운 PI가 생성되지 않을 때까지 반복4단계 : 행에는 PI, 열에는 Minterm을 할당하고 PI가 커버하는 요소에 X표시열 방향에서 X표시를 하나만 갖는 Minterm은 독특한 Minterm이 되고 이를 커버하는Minterm이 EPI가 됨EPI가 모든 Minterm을 커버하면 종료하고, 그렇지 못하면 단계 5로감5단계 : 단계 4의 PI행렬에서 EPI의 행과 독특한 민텀 열을 제거하여 축소한 PI행렬을 생성단계 4를 반복하여 새로운 독특한 Minterm과 EPI가 더 이상 없으면, 남아 있는 Minterm들을커버하는 PI들 중에서 입력변수가 적은 PI들을 선택단계 4와 5를 찾은 EPI들과 PI들의 합이 간략화된 논리식이 됨(가) F(a,b,c,d) =SOP -> F(a,b,c,d) =단계1 단계2Group 0m4 = 0100?Group 1m5 = 0101m9 = 1001m12 = 1100???Group 2m11 = 1011m13 = 1101??Group 3m15 = 1111?Group 04,54,12010--100??Group 15,139,119,1312,13-10110-11-01110-????Group 211,1513,151-1111-1??단계3Group 04,5,12,134,5,12,13-10--10-Group 19,11,13,159,11,13,151--11--1단계4Minterms45911121315PI1 : 4,5,12,13 (-10-)XXXXPI2 : 9,11,13,15(1--1)XXXX독특한 Minterm : m4, m5, m9, m11, m12, m15EPI1 = (-10-) = bc' -> 독특한 Minterm m4, m5, m12를 포함EPI2 = (1--1) = ad -> 독특한 Minterm m9, m11, m15를 포(a,b,c,d) == ∏(0,1,2,3,6,7,8,10단계1 단계2Group 0M0 = 0000?Group 1M1 = 0001M2 = 0010M8 = 1000???Group 2M3 = 0011M6 = 0110M10 = 1010???Group 3M7 = 0111?Group 00,10,20,8000-00-0-000???Group 11,32,32,62,108,1000-1001-0-10-01010-0????Group 23,76,70-11011-??단계3Group 00,1,2,30,1,2,30,2,8,100,2,8,1000--00---0-0-0-0Group 12,3,6,72,3,6,70-1-0-1-단계4Maxterms012367810PI1 : 2,6(0-10)XXPI2 : 0,1,2,3(00--)XXXXPI3 : 0,2,8,10(-0-0)XXXXPI4 : 2,3,6,7(0-1-)XXXX독특한 Maxterm : M1, M7, M8, M10EPI1 = (00--) = a +b -> 독특한 Maxterm M1을 포함EPI2 = (-0-0) = b +d -> 독특한 Maxterm M8, M10을 포함EPI3 = (0-1-) = a +c' -> 독특한 Maxterm M7을 포함☞ F(a,b,c,d) = ∏(0,1,2,3,6,7,8,10) = EPI1EPI2EPI3 = (a +b)(b +d)(a +c')(나) F(a,b,c,d) =SOP -> F(a,b,c,d) =단계1 단계2Group 0m8 = 1000?Group 1m5 = 0101m6 = 0110m9 = 1001m12 = 1100????Group 2m7 = 0111m13 = 1101m14 = 1110???Group 3m15 = 1111?Group 08,98,12100-1-00??Group 15,75,139,1312,1312,1401-1-1011-01110-11-0?????Group 27,1513,1514,15-11111-1111-???단계3Group 08,9,12,138,9,12,131-0-1-0-Group 15,713,11--단계4Minterms578912131415PI1 : 8,9,12,13(1-0-)XXXXPI2 : 5,7,13,15(-1-1)XXXXPI3 : 12,13,14,15(11--)XXXX독특한 Minterm : m5, m7, m8, m9, m14EP1 = (1-0-) = ac' -> 독특한 Minterm m8, m9를 포함EP2 = (-1-1) = bd -> 독특한 Minterm m5, m7을 포함EP3 = (11--) = ab -> 독특한 Minterm m14를 포함☞ F(a,b,c,d) = EP1 +EP2 +EP3 = ac' +bd +abPOS -> F(a,b,c,d) == ∏(0,1,2,3,4,10,11)단계1 단계2Group 0M0 = 0000?Group 1M1 = 0001M2 = 0010M4 = 0100???Group 2M3 = 0011M10 = 1010??Group 3M11 = 1011?Group 00,10,20,4000-00-00-00??Group 11,32,32,1000-1001--010???Group 23,1110,11-011101-??단계3Group 00,1,2,30,1,2,300--00--Group 12,3,10,112,3,10,11-01--01-단계4Maxterms012341011PI1 : 0,4(0-00)XXPI2 : 0,1,2,3(00--)XXXXPI3 : 2,3,10,11(-01-)XXXX독특한 Maxterm : M1, M4, M10, M11EPI1 = (0-00) = a +c +d -> 독특한 Maxterm M4를 포함EPI2 = (00--) = a +b -> 독특한 Maxterm M1을 포함EPI3 = (-01-) = b +c' -> 독특한 Maxterm M10, M11을 포함☞ F(a,b,c,d) = ∏(0,1,2,3,4,10,11) = EPI1EPI2EPI3 = (a +c +d)(a +b)(b +c')3.10 A, B, C 세 사람의 판사가 다수결에 따라 판결(V)를 내릴 때,(가) 진리표를 작성하시오. (유죄; V=1)판사의 *************1(나) V에 대한 NAND-NAND 회로를 설계하시오.F(A,B,C) =BCA*************14576EPI1 == BCEPI2 == ACEPI3 == ABF(A,B,C) == EPI1 +EPI2 +EPI3 = BC + AC + ABABC V3.3 다음의 논리함수들을 SOP와 POS의 형태로 간략화 하시오.Input variableMintermMaxtermOutputabcTermDesignationTermDesignationF000a'b'c'm0a+b+cM00001a'b'cm1a+b+c'M10010a'bc'm2a+b'+cM21011a'bcm3a+b'+c'M31100ab'c'm4a'+b+cM41101ab'cm5a'+b+c'M51110abc'm6a'+b'+cM61111abcm7a'+b'+c'M71SOP(Sum of Product) : 곱의 합인 형태로 원소들이 Minterm의 합으로 나타난다.ex)= m0 + m3 + m4 = a'b'c' + a'bc + ab'c'값이 0일 때-> x‘, 값이 1일 때 -> xPOS(Product of Sum) : 합의 곱인 형태로 원소들이 Maxterm의 곱으로 나타난다.ex) ∏M(1,2) = M1M2 = (a+b+c')(a+b'+c)값이 0일 때-> x, 값이 1일 때 -> x'= ∏M(1,2,5,6,7)(가) F(a,b,c) =SOP -> F(a,b,c) ==POS -> F(a,b,c) == ∏M(0,2,4,6)bca*************14576bca*************14576☞ EPI == c ☞ EPI = ∏M(0,2,4,6) = c(나) F(a,b,c) =SOP -> F(a,b,c) ==POS -> F(a,b,c) == ∏M(1,3,4,5,7)bca*************14576bca*************14576☞ EPI1 == a'c', EPI2= bc' ☞ EPI1 = ∏M(1,3,5,7) = c', EPI2 = ∏M(4,5) = a' +b= EPI1 +EPI2 = a+b)

공학/기술| 2007.12.01| 9페이지| 1,000원| 조회(1,761)

논리회로, 경북대, 디지털회로, 전전컴

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디지털회로 설계의 기초 6장 연습문제 풀이(설계문제 제외)

6장 연습문제6.1 그림 6.5를 이용하여 음레벨 트리거 SR 플립플롭을 설계하시오. 또한 그림 6.12를 이용하여 음레벨 트리거 D 플립플롭을 설계하시오.sol)* 음레벨 트리거 SR 플립플롭* 음레벨 트리거 D 플립플롭6.2 JK 플립플롭에서 JK=11의 입력에 대해 출력이 발진할 수 있고, JK 주-종 플립플롭에서는 출력이 발진하지 않는데 그 이유를 설명하시오.sol)JK 플립플롭이 level 트리거링인 경우 level이 1이 되는 시간이 Gate의 delay 시간보다 길면 Oscillation 현상이 일어날 수 있는데, JK 주-종의 경우 master F/F는 level 1에서 slave F/F은 level 0에서 동작하기 때문에 각 level의 시간이 길더라도 Oscillation 후 원래의 상태로 돌아가기 때문에 발진하지 않는다.6.3 D 플립플롭을 이용하여 JK 플립플롭을 설계하시오.sol)QQ+JKD000X0011X110X1011X01JKQ*************11001D = Q'J + QK'6.4 SR 플립플롭에서 S와 R 입력이 그림 P6.1과 같이 변할 때, 출력 Q의 변화를 그리시오. 단, 초기에 플립플롭은 리세트되어 있다고 가정한다.sol)6.5 상승 에지 트리거 JK 플립플롭에서 J와 K 입력이 그림 P6.2와 같이 변할 때 출력 Q의 변화를 그리시오. 단, 초기에 플립플롭은 리세트되어 있다고 가정한다.sol)6.6 주종 JK 플립플롭에 대하여 그림 P6.2와 같이 변할 때 출력 Q의 변화를 그리시오. 단, 초기에 플립플롭은 리세트되어 있다고 가정한다.sol)6.7 그림 6.5를 이용하여 비동기입력 프리세트와 클리어 입력을 갖는 SR 플립플롭을 설계하시오.sol)6.8 그림 6.12의 2번과 6번 게이트의 입력에 비동기 입력인 클리어 단자를 연결하시오.sol)6.9 두 클럭 전의 입력과 같은 출력을 갖는 동기 순서논리회로를 JK 플립플롭을 사용하여 설계하시오. 예를 들어 아래와 같은 입력(X)과 출력(Y) 관계를 갖는다.X=*************00001Y=0*************1000sol)6.10 1100 순서 검출기를 JK 플립플롭을 사용하여 설계하시오.sol)cdba1/01/00/00/10/00/01/01/0PresentSateNext StateOutputI=0I=1I=0I=1aab00bac00cbd00dab10PresentSateNext StateOutputI=0I=1I=0I=*************1*************000110Present StateNext StateFlip-Flop InputsOutputIABA+B+JAKAJBKBY000000x0x0001000xx1001001x11x001100x1x11100010x1x0101101xx1011011x01x011101x1x10JA = IBABI00011110000xx101xxKA = I' + BABI000111100xx111xx10JB = I + AABI0001111000xx111xx1KB = BABI000111100x11x1x11xY = I'AB6.11 다음과 같은 사양을 갖는 사탕 자판기를 제어하기 위한 회로를 설계하시오.1) 사탕 자판기의 기능? 사탕 한 개의 값은 200원이다? 50원과 100원짜리 동전만 사용 가능하다.? 200원 이상 투입되면 사탕과 잔돈이 자동으로 나온다.? 즉, 사탕 한 개를 사기 위해 250원 이상 투입될 경우는 없다.? 동전은 순차적으로 한 개씩 입력된다.2) 입력 변수CDReleaseCandyReleaseChangeCoinDetectorControlUnitXYXY의 미00동전 입력 없음0150원 짜리 동전 입력10100원 짜리 동전 입력11Not Specifiedsol)00/0001/00a01/0110/0101/0000/0000/0000/11bc10/0001/00d00/00PresentStateNext StateOutputXY=00XY=01XY=10XY=00XY=01XY=10aabc000000bbcd000000ccda000001ddaa000111PresentStateNext StateOutputXY=00XY=01XY=10XY=00XY=01XY=1**************************0**************************0111/* Y1 = 50원 반환, Y0 = 사탕 */Present StateNext StateFlip-Flop InputsOutputXYABA+B+DADBY1Y00000000**************************11*****************************************************************101*************0011DA = X'AB'+YA'B+XA'BABXY*************101010111xxxx100100DB = YB'+X'Y'BABXY*************001100111xxxx100100Y1 = XABABXY*************001000011xxxx100010Y0 = XA+YABABXY*************001001011xxxx100011

공학/기술| 2007.12.01| 9페이지| 1,000원| 조회(1,556)

논리회로, 경북대, JK 플립플롭, 음레벨 트리거, 리세트

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디지털회로 설계의 기초 7장 연습문제 풀이(설계문제 제외)

7장 연습문제7.1 2비트 병렬 입력 - 병렬 출력 레지스터를 JK 플립플롭을 사용하여 설계하시오.sol)7.2 그림 7.5의 SR 플립플롭을 사용한 레지스터를 설계하시오.sol)7.3 링 계수기와 꼬리 바꿈 링 계수기의 차이점을 설명하시오.sol) 링 계수기는 초기상태가 1000이라면, 0100, 0010, 0001, 1000의 순으로 상태 천이를 한다. 반면, 꼬리 바꿈 링 계수기의 경우는 초기상태가 1000 이라면, 1100, 1110, 1111, 0111, 0011, 0001, 0000, 1000의 순으로 상태천이를 하는 계수기이다. 위와 같이 4개의 F/F으로 된 경우 링 계수기는 마지막 F/F의 Q가 첫 번째 F/F의 입력으로 가고, 꼬리 바꿈 링 계수기는 마지막 F/F의 Q'가 첫 번째 F/F의 입력으로 간다.7.4 그림 7.3의 회로에서 1010의 입력이 저장될 때의 파형을 그리시오.sol)7.5 그림 7.8의 회로에서 클럭 주파수가 10MHz일 때 8비트 데이터의 저장 시간은 얼마나 걸리겠는가?sol)SIPO의 경우 8-bit 를 저장하기 위해서는 8 번의 클럭 주기가 필요하다.8 * 1/(10x106) = 0.8us7.6 그림 7.17의 4비트 이진 동기 계수기에서 플립플롭의 전송 지연 시간이 50ns이고 게이트의 전송 지연 시간이 20ns라면 최대 클럭 주파수를 구하시오.sol)F/F이 총 4개 이므로 50*4 = 200ns게이트는 총 3개 20*3 = 60ns총 지연 시간은 260ns 이므로 이 시간보다 클럭의 high level이 짧아야 하므로, 클럭의 주기는 최소 520ns까지 가능하다. 이 시간은 1/(520*10-9) = 1.92MHz로,즉, 약 2MHz의 클럭 주파수를 가질 수 있다.7.7 순서 0,1,2,3,4의 mod 5 동기 계수기를 SR 플립플롭을 사용하여 설계하시오. 그리고 설계된 회로에서 초기 상태가 상태 5 또는 6 또는 7일 경우의 상태 천이 과정을 설명하시오.sol)ABCSARASBRBSCRC0000X0X100010X10010100XX*************00010X0XSA = BCBCA*************10xxxRA = B'BCA000111100xx0x11xxxSB = B'CBCA000111100010x10xxxRB = BCBCA000111100x0101xxxxSC = A'C'BCA*************10xxxRC = CBCA*************10xxx초기상태 5: 101->011->100->000->001PrevInputOutputSA=BC10010RA=B'1SB=B'C01101RB=BC0SC=A'C'10001RC=C0PrevInputOutputSA=BC01101RA=B'0SB=B'C10010RB=BC1SC=A'C'10010RC=C1PrevInputOutputSA=BC10010RA=B'1SB=B'C00000RB=BC0SC=A'C'00000RC=C0PrevInputOutputSA=BC00010RA=B'1SB=B'C00000RB=BC0SC=A'C'01101RC=C0초기상태 6: 110->110 (계속 6의 상태 유지됨)PrevInputOutputSA=BC10001RA=B'0SB=B'C10001RB=BC0SC=A'C'00000RC=C0초기상태 7: 111->100->000->001->010PrevInputOutputSA=BC11101RA=B'0SB=B'C10010RB=BC1SC=A'C'10010RC=C1PrevInputOutputSA=BC10010RA=B'1SB=B'C00000RB=BC0SC=A'C'00000RC=C0PrevInputOutputSA=BC00010RA=B'1SB=B'C00000RB=BC0SC=A'C'01101RC=C0PrevInputOutputSA=BC00010RA=B'1SB=B'C01101RB=BC0SC=A'C'10010RC=C17.8 그림 7.22 병렬 로드 기능을 갖는 동기 이진 계수기를 설계하시오. 여기서 Carry-out 의 역할을 설명하시오.sol)Carry-out의 역할 : A[4:1]의 결과가 1111, 즉 Count가 15인 경우 다시 처음부터 Counting을 하도록 하는 역할을 한다.7.9 문제 7.8의 계수기를 이용하여 순서 10,11,12,13,14,15의 mod-6 계수기를 설계하시오.sol)Carry-Out 발생 시 I[4:1]에 1010이 Load되도록 구현한다.7.10 그림 7.27의 3비트 이진 비동기 계수기에서 플립플롭의 전송 지연 시간이 50ns이고 게이트의 전송 지연 시간이 20ns라면 최대 클럭 주파수를 구하시오.sol)지연시간에는 플립플롭 지연시간만 3배로 걸리므로 총 지연시간은 150ns이다.그러므로 최대 클럭 주파수는 1/150ns = 6.7MHz 이다.7.11 순서 0,1,2,3,4,5의 mod-6 비동기 계수기를 하강 에지 트리거 JK 플립플롭을 사용하여 설계하시오. 그리고 설계된 회로에서 초기 상태가 상태 6 또는 7일 경우의 상태 천이 과정을 설명하시오.sol)ABC0*************0101ABCJAKAJBKBJCKC000XXXX1X001XX1XX1010XXXX1X0111XX1X1100XXXX1X101X10XX1JA = 1BCA000111100xx1x1xxxxKA = 1BCA000111100xxxx1x1xxJB = A'BCA000111100x1xx1x0xxKB = 1BCA000111100xx1x1xxxxJC = 1BCA0001111001xx111xxxKC = 1BCA000111100x11x1x1xx7.12 문제 7.11의 mod-6 계수기와 순서 0과 1을 가지는 mod-2 계수기를 결합하여 mod-12 계수기를 설계하시오. 그리고 결합 순서에 따른 차이점을 설명하시오.sol)00->01->02->03->04->05->10->11->12->13->14->1500->01->10->11->20->21->30->31->40->41->50->51

공학/기술| 2007.07.27| 7페이지| 1,000원| 조회(1,268)

논리회로, 경북대, 디지털회로, 전전컴

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