VHDL을 이용한 클럭입력을 갖는 4비트 레지스터의 설계 입니다. 인터페이스..port( clk : in std_logic; i : in std_logic_vector( 3 downto 0 ); a : out std_logic_vector( 3 downto 0 ) );실행환경Quartus ∥ Web Edition 8.0추가 사항시뮬레이션을 위한 웨이브폼 파일도 추가되어 있습니다.
VHDL을 이용한 클럭입력을 갖는 T-플립플롭의 설계 입니다. 인터페이스..port( cls, clk, t : in std_logic; q : buffer std_logic );실행환경Quartus ∥ Web Edition 8.0추가 사항시뮬레이션을 위한 웨이브폼 파일도 추가되어 있습니다.
VHDL을 이용한 클럭입력을 갖는 JK-플립플롭의 설계 입니다. 인터페이스..port( pre, cls, clk, d : in std_logic; q : out std_logic );실행환경Quartus ∥ Web Edition 8.0추가 사항시뮬레이션을 위한 웨이브폼 파일도 추가되어 있습니다.
VHDL을 이용한 클럭입력을 갖는 D-플립플롭의 설계 입니다. 인터페이스..port( d, clk : in std_logic; q : out std_logic );실행환경Quartus ∥ Web Edition 8.0추가 사항시뮬레이션을 위한 웨이브폼 파일도 추가되어 있습니다.