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전자회로실험_최종보고서

전자회로실험프로젝트 2조제출일자 : 2011. 6. 192004200441김태훈2005200035김도현2006200344조기태2006200378한효준□ 프로젝트 목표- MP3 Player용 앰프를 제작한다.- 실험 시간에 실습한 Op Amp의 주요 특성을 이해하고 설계한다.- 앰프 제작 시 요구되는 Op Amp 와 Filter 특성을 고려하여 설계한다.- 불필요하게 고가인 부품의 사용을 자제한다.- 설계를 제작해 봄으로서 시뮬레이션과 실제의 차이를 생각해 본다.- 설계 Specification은 반드시 지킨다.한 학기 동안 전자회로 실험 수업을 들으면서 회로에 대한 기본적인 분석과 전자계측 장비들을 다루는 방법, 그리고 op-amp 의 특성과 설계에 대해 전반적인 내용을 배웠다. 5월 초부터 이번 프로젝트를 받게 되었는데 프로젝트는 mp3플레이어의 단순한 앰프를 제작하는 것이라기 보다는 mp3로도 쓸 수 있고 여러 가지 용도로 쓸 수 있는 하나의 앰프 박스를 만드는 것이다. 그래서 제일 먼저 op-amp와 filter의 특성을 알고 설계를 계획해야 했다. 하나의 물건을 만들 때 또한 고려해야 할 것은 만드는 데 드는 비용이다. 이는 상품을 만드는데 있어서 가장 중요한 부분이라고 할 수 있을 것이다. 제품을 만들어서 팔 때 제품의 가격이 동일 성능하에 더 비싸면 아무도 사지 않을 것이기 때문이다.□ 프로젝트 설계 계획입력저항100kΩ을 갖는비반전 증폭기?출력 구동 능력을 높이기 위한 AB급 Emitter follower?최종 특성 확인 및보고서 작성- Requirements!1) Input Voltage 30mV , Output Voltage 3V- 전압이득 = 100V/V2) Frequency Responce DC~100kHz (오차 10%)- Lowpass Filter (차단주파수 = 100kHz) , Op Amp의 Low Voltage Offset 요구.3) 차단 특성 -60 ~ -80 dB/decade (1MHz 까지)- 3rd Butterworth Lowpass filter 요구(60dB = 20dB3rd)4) 입력 임피던스 100kΩ5) 충분한 출력 전력을 위해 Emitter follower 사용.(전압 이득 1, 높은 입력 입피던스)□ 전체회로도- 1st Stage 비반전 증폭기1) 전압 이득 5배2) 증폭기의 입력 저항 1kΩ3) 입력 저항을 100kΩ으로 설계하기 위해비반전 증폭기 사용.- 2nd Stage 비반전 증폭기1) 전압 이득 5배- 3rd Stage 비반전 증폭기1) 전압 이득 4.25배- 4th Stage 비반전 증폭기1) 3rd Order Butterworth Lowpass filter의앞부분.2) Voltage follower 형태. 전압 이득 1- 5th Stage 비반전 증폭기1) 위 필터의 뒷부분- 6th Stage 파워 트랜지스터1) Emitter follower2) 전압 이득 1배, 높은 입력 임피던스3) 전력 공급(전류 증폭).4) 낮은 출력 임피던스5) 마지막 출력단으로 적격□ 시뮬레이션 결과 분석1) AC Sweep 결과- 전압 이득이 100V/V (40dB) 임을 위 스펙트럼을 통해 확인할 수 있다.2) DC Sweep 결과(전압 증폭)- 입력 전압 30mV에서 출력 전압 3V로 전압 이득이 100V/V임을 확인할 수 있다.- 적색 그래프가 마지막 Op Amp Stage 출력이고 녹색 그래프가 파워 트랜지스터 이후의 최종 출력단 이다. 약간 offset 되어 있음을 알 수 있다. (전압 이득은 1이지만)3) DC Sweep 결과 (출력 전류)- 부하 저항(30Ω)에 진폭 3V 전압이 걸렸으므로 출력 전류는 위와 같이 진폭이 100mV 임을 확인할 수 있다.4) DC Sweep 결과 (출력 전력 & RMS값)- 위 파형은 출력 전력이고 아래는 그것의 RMS(Root Mean Square) 값이다.- 정격 전력이 200mW 임을 알 수 있다.□ 실제 회로구현 시 시행착오 및 문제점시뮬레이션 결과를 바탕으로 실제 회로를 구현하고 각 증폭기단마다 오실로스코프로 전압이득을 측정했을 때 전압이 실제보다 크게 증폭되는 것을 볼 수 있었다. 원인을 분석해본 결과 저항의 오차로 인해 비반전 증폭기의 전압이득이 이론상 기대했던 값과는 달리 실제 회로에서 보다 크게 측정된 것이었다. 저항의 오차율은 5%이지만 비반전 증폭기의 전압이득은 시뮬레이션보다 실제 실험장비 를 이용한 측정결과 10%까지 차이가 났다. 따라서 이 점을 보완하기 위해 저항의 실제 저항값 을 측정하여 입력단과 출력단의 저항값 을 다시 맞추어 전압이득을 시뮬레이션과 같게 조정하였다.또한 처음 설계당시 증폭기를 구동하는 VCC 및 VEE 전압을 15V 로 설정하고 설계를 진행했기 때문에 실제 구현회로에서도 회로 구동전압을 15V로 사용하려 했었다. 그러나 9V 건전지 만 으로는 15V 를 구현할 수 없어서 9V 2개를 사용하여 18V 로 회로를 구동하려는 최초의 계획대로 회로를 구현하자 마지막 출력단의 TIP31C, 32C 트랜지스터 가 구동하자마자 큰 발열을 일으키며 회로 전체에 안정성이 매우 낮아지는 결과가 일어났다.처음에는 소켓 을 사용하지 않아서 이런 결과가 발생한 것으로 판단하여 트랜지스터를 꽂을 수 있는 전용 소켓을 추가하여 다시 트랜지스터 를 장착하고 회로를 구동시켰지만 문제점이 해결되지 않고 계속 발열이 심하게 일어났다. 그리하여 공급되는 전압이 커서 그렇지 않을까 하는 사실에 초점을 맞추어 다시 문제점을 파악하기로 하였다.그 결과 우리 조 가 사용하는 OP-Amp 인 TL072 의 데이터시트 를 보니 최대로 버틸 수 있는 한계 VCC 및 VEE 전압이 18V 였고 5V 이상만 공급되면 원활하게 증폭작용이 일어난다는 사실을 알게 되어 9V 건전지 1개만 사용하는 것으로 계획을 수정하였다. 이는 교수님도 직접 지적해주신 중요한 사항으로써 만약 이대로 계속 진행하였다면 트랜지스터가 바로 타버려서 더 이상 프로젝트를 진행할 수 없었을 것 이다.VCC 및 VEE 전압을 18V로 공급출력이 정상적이긴 하지만 구동 후큰 발열이 일어나서 이후 실험진행 불가이후 VCC 및 VEE 공급전압을 9V 로 낮춘 후 실험을 진행한 결과 트랜지스터의 발열이 현저히 감소하였고 계속 프로젝트를 진행할 수 있었다.최대 Input 인 30mV 를 입력출력파형 Testing 중□ 특성 확인입력신호OP-Amp 1단 증폭결과OP-Amp 2단 증폭결과최종 출력신호(스피커)Offset voltage최대출력전류(RMS)주파수대역(DC ~100KHz) : 108.5KHz차단특성 : 600mV 이하로 나오면 만족□ 최종 완성 회로□ 사용 부품 리스트부 품 명모 델 명수 량단가가격업 체1OP-AMPTL072CP(DIP)54002000디바이스마트2파워트랜지스터TIP32C(pnp타입)1400400디바이스마트3파워트랜지스터TIP31C(npn)타입)1450450디바이스마트4기판[GG3] 100 x 100사각만능기판 -양면-GOLD138003800디바이스마트5건전지소켓FC-1(FOR 9V)L214002800디바이스마트6이어폰잭PJ-327(녹색)1180180디바이스마트7오디오선[COMMS]스테레오 케이블3.5 파이(M/M) 1.5M110501050디바이스마트88핀소켓SIC-DIP 8핀550250디바이스마트98Ω 스피커NT- 파워스피커 8Ω 15W1900900디바이스마트10서포트PCB 서포트 m-30mm(10개)1850850디바이스마트11서포트PCB 서포트 f-30mm(10개)1850850디바이스마트12건전지MN1604-BULK(9V 6LF22)232006400디바이스마트13전선, 납, 저항, 커패시터는 실험실 부품 사용총합19,930 원□ 부품 선택 근거

공학/기술| 2011.07.24| 10페이지| 3,000원| 조회(442)

증폭기, 회로, 전자회로실험, amp, 앰프

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디지털통신1_프로젝트a 최종

디지털통신1프로젝트 (22조)담당교수 : 신현동 교수님소 속 : 전자전파공학과학번,이름 : 2006200378 한효준2006200195 양시영제 출 일 : 2011년 6 월 21일제한 조건들Available bandwidth: W = 200 kHzAvailable transmit power: Pt = 10 mWPower loss in channel: 20 dBNoise power spectral density: No=10W/HzRequired BER: Pb=10BER versus Eb/No (dB) including your design operating point1. bandwidth를 구하는데 이미 200kHz로 주어 졌으니 W=1/Ts=Rs를 구할 수 있다.또 Rb는 Rs X k로 구할수 있다. Rb=1/Tb2. Eb/No을 구하는데 Eb=pt X power loss X Tb 이고 No 은 주어짐.이때 power loss 가 20dB 이므로 10을 해줌.이렇게 Eb/No을 구한다. 여기에 10log10(Eb/No) 하면 dB 스케일3. 에러 Pb가 10^-3 보다 작아야 하므로 berawgn(EbNo, 'psk', M, 'nondiff')로 나온 ber과 비교하여 10^-3 보다 작은 최대 M을 구한다.이를 통하여 M을 구하여 simulation steps 에 집어 넣어 만든다.매트랩 코드clcclear allfor k = 1:1:5 % k bit를 1부터 5까지 한다%% 초기값 설정M = 2^k; % k bit의 M-ary로의 변환EbNodB = [-10:1:30]; % Eb/No의 범위 설정EbNo = 10.^(EbNodB/10); % Eb/No의 dB 스케일 변환EsNo = EbNo.*k; % Es/No 으로의 변환Es = 1; % Es 설정No = 1./EsNo; % No 설정BER1 = zeros(length(EbNodB),1); %BER1 의 저장값 설정.%% 메인 함수for i = 1:length(EbNodB)errNum1 = 0; % errNum1의 초기값 설정msg = randint(100000,1, [0, M-1]); % 랜덤한 data 생성% gray 코드 변환과 모듈레이션signal = bin2gray(msg,'psk',M);x = pskmod(signal, M);% 노이즈 설정awgn = (randn(length(msg),1) + j*randn(length(msg),1)).*sqrt(No(i)/2);% 신호에 노이즈 값 더함y = x + awgn;% y 값의 디모듈레이션z = pskdemod(y, M);% 디모듈레이션 값의 binary 변환decision = gray2bin(z,'psk',M);% bit 에러 수 결정errNum1 = biterr(msg,decision);% 에러율 BER1 계산 및 출력값BER1(i) = errNum1/(length(msg)*k);fprintf('%ft%en', EbNodB(i), BER1(i));end%% 그래프 그리기theoryBER = berawgn(EbNodB, 'psk', M, 'nondiff');semilogy(EbNodB, BER1, '-b', EbNodB, theoryBER, '-r');hold onxlabel('EbN0(dB)')ylabel('Bit error probability, PB(M)')title('동기적으로 검출된 다중 위상 신호화에 대한 비트 오류 확률');axis([-10 30 10^-5 1]);end결과빨간색 선 : 이론값파란색 선 : 시뮬레이션 값주어진 값예) k=3 m=8 일때M = 8 :N0/Eb >= 10.03 10.015 dBMATLABEbNo=12.22;M=8;berawgn(EbNo,'psk',M,'nondiff') → 4.3150e-005다른 값들도 마찬가지로 만족시킨다.

공학/기술| 2011.07.24| 5페이지| 2,000원| 조회(382)

코드, 매트랩, 디지털 통신, 동기적으로 검출된 다, 디통

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Uniform & Nonuniform Quantizer 설계 평가A+최고예요

Digital Signal Processing Project(Uniform & Nonuniform Quantizer)※ 목 차 ※1. 설계배경2. 설계목표3. 시스템 구성4. 서브시스템 입출력 및 구성5. 모의실험결과 및 분석6. 결론제 출 일2010년 12월 09일교 수 명손 원 교수님소 속학 번조이 름전자?전파공학20042000862김 재 인전자?전파공학2006200131박 정 영전자?전파공학2006200378한 효 준1. 설계배경우리는 2장에서 Quantization에 대해 배웠다. Quantization은 DAC Converting, 즉 아날로그 신호를 디지털 신호로 바꾸기 위한 과정에서 사용하게 된다. 아날로그 신호는 연속적이기 때문에 바로 처리 할 수 없는데, 이를 양자화 비트 수에 따라 간격을 두고 값을 결정하는 과정을 Quantization이라 한다. 연속적인 값을 일정한 간격에 따라 끊고, 그 간격동안 값은 동일하게 보기 때문에, Quantization을 거친 신호를 다시 원상태의 신호와 100% 동일하게 복원하는 것은 불가능하다. 양자화 비트 수가 높을수록, 즉 간격을 더 촘촘히 할수록 원상태의 신호에 가깝게 복원 할 수 있지만, 이럴 경우는 비용이 늘어나게 된다.이러한 Quantization에는 여러 가지 방법이 있는데, 우리는 그 중에서도 Uniform quantization(Mit-thread)인 경우에 대해서만 배웠다. 이번 프로젝트에서는 기존에 배웠던 내용을 바탕으로, Nonuniform quantization에 대해서 학습 해 보려고 한다. 실제로는 Uniform한 경우보다는 Nonuniform한 경우가 더 많이 활용되기 때문에 충분히 학습 할 가치가 있다고 생각한다.또한 우리는 SNR(signal-to-noise ratio)에 대해서도 배웠다. 이는 신호와 잡음의 비율인데, 여러 가지의 Quantizer를 설계 한 뒤, 최종적으로 SNR을 측정하여 각각을 비교 할 것이다.2. 설계목표PDF-oprimized uniform quantizers- Midrise quantizer_- Optimum stepsize with Laplacian pd.- 1 bits/sample: 1.412, 2 bits/sample: 1.0874- 3 bits/sample: 0.7309, 4bits/sample: 0.46103. 시스템구성4. 서브시스템 입출력 및 구성load we.datsig=we;fs=8000;lg=length(sig);T=1/fst=[0:1:lg-1]*T;sig=4.5*sig/max(abs(sig));Xmax=max(abs(sig));Xrms=sqrt(sum(sig.*sig)/length(sig));bits=input(‘Input number of bits=>');for x= 1:lg[Index(x) pq]=biquant(bits,-5,5,sig(x));endfor x=1:lgqsig(x)=biqtdec(bits,-5,5,Index(x));endqerr=sig-qsigsubplot(3,1,1);plot(t,sig);axis([0 0.25 -5 5]);gridylabel('Original speech');subplot(3,1,2);stairs(t,qsig);axis([0 0.25 -5 5]);gridylabel('Quantized speech');subplot(3,1,3);stairs(t,qerr);axis([0 0.25 -3 3]);gridylabel('Quantized error');xlabel('Time (sec.)');snr=calcsnr(sig,qsig)Original speech & Quantized speech & Quantized error%Calculation Sigmasigm=sqrt(mean(sig.*sig)-mean(sig)*mean(sig));for x=1:lguni(x)=uniform(bits,sigm,sig(x));endfor x=1:lgnonuni(x)=nonuniform(bits,sigm,sig(x));EndUniform & Non Uniform Quantizationfunction qvalue=uniform(bits, sigm, value)qsig=0;if (bits == 1)delta = 1.412 * sigmif (value < 0)qsig = -0.5 * delta;endif (value >= 0)qsig = 0.5 * delta;endendif(bits == 2)delta = 1.0874 * sigmif (value < -delta)qsig = -1.5 * delta;endif (-delta

공학/기술| 2011.06.24| 9페이지| 3,000원| 조회(784)

디지털, MatLab, DSP, 매틀랩, 디지털 신호 처리

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연산 증폭기를 이용한 증폭기 설계

전자회로1 설계 Project최종보고서(연산 증폭기를 이용한 증폭기 설계)담당교수 : 예윤해 교수님화.목 : 15:00-16:152008110447 최우준2008103322 한여울2006200378 한효준? Introduction? Project description- 연산증폭기를 사용하여 입력저항 100kΩ, 대역폭 1MHz, 출력전압의 최대진폭 1V, 출력전압의 오프셋은 5mV 이하인 특성을 모두 만족하는 증폭기를 설계 및 시뮬레이션? Objectives- 조별과제를 통해 연산증폭기의 선택으로부터 분석, PSpice를 통한 시뮬레이션으로 연산증폭기의 실행원리 이해? Performance and design specs- http://www.analog.com/ 에서 조건과 적절한 가격의 연산증폭기를 선택- 사전 개인 조사 후 가장 적절한 연산증폭기 설정- 선택한 연산증폭기의 특성 분석 및 설계- PSpice를 통한 설계 및 실행? Schedule summary- Meeting 총 6번 (1회당 4~5시간)- 연산증폭기 특성 분석에 대한 정보 탐색 (4~5시간)- 보고서 작성 및 발표자료 준비 8시간- 총소요시간 : 22시간? Budget summary- 선정한 OPAmp 가격 : 0.27$- 프로젝트를 위한 별도의 비용 없음? Technical Approach? Selection criteriaSmall Signal Bandwidth(30%)VOS(10%)Vcc-Vee(10%)V Noise Dentisy(20%)Rin(10%)Price(20%)TotalAD85411MHz1mV2.7V-5.5V38nV/rtHz1TOhms$0.27∨AD85421MHz1mV2.7V-5.5V40nV/rtHz1TOhms$0.38AD85441MHz1mV2.7V-5.5V40nV/rtHz1TOhms$0.54AD85511.5MHz1uV2.7V-6V42nV/rtHz1TOhms$1.20AD85541.5MHz1uV2.7V-5.5V42nV/rtHz1TOhms$3.36AD85521.5MHz1uV2.7V-5.5V42nV/rtHz1TOhms$1.90OP-amp 를 Bandwidth 기준으로 정렬을 한 후에 선별 작업을 거쳤다.Bandwith, V Noise Dentisy, Price 순으로 비중을 두었으며 AD8541이 가장 적합하다고 판단 되어 결정 하였다.? Technology and method to be usedAD8541 Datasheet 중 일부만 발췌Management Approach? Project scheduleTask6월1일6월3일6월4일6월5일6월7일6월9일Research332OP-AMP선정22PSpiceModelEdit4Pspicesimulation3보고서 작성3소요시간334633누적시간3610161922? Tracking? Responsibility Matrix최 우 준한 여 울한 효 준ResearchPPSOP-AMP선정SPPPSpiceModelEditPPSPspicesimulationSSP보고서작성PSPP : PrimaryS : Secondary? Facilities / Rentals- 전자정보대학관 3층 공개실습실 이용- 별도 지출 비용 없음? Other costs- 인쇄료 : 3000원? Progress or Status Report- Member name : 최우준, 한여울, 한효준- Project / Solution Summarywww.analog.com 에서 적절한 OP-amp 선정Bandwidth와 Vos, Vcc-Vee, Rin에 비중을 두고, OP-amp를 검색한 결과, 위와 같이검색이 되었다.AD8541에 관한 자세한 정보를 얻기 위해, 위의 그림과 같이 datasheet를 다운받았다. 확인 결과, 우리가 설계하려는 기준에 적합한 것으로 생각되었다.위의 툴 메뉴의 PSpice model을 다운받으면 OP-amp에 관한 정보가 소스로 제공되는데이를 이용하여 기존 버전의 PSpice에서는 제공되지 않았던, 새로운 OP-amp를 만들 수 있었다.검색조건에 가장 적합했던 AD8541을 선정하여 설계하였다.위 그림은 model editor를 실행한 화면이다. 이 프로그램을 이용해서 OP-amp를 생성하였는데, 라이브러리를 새로 생성하는 방법은 수업시간에 배운 적이 없어서 처음에 많은 시행착오를 겪었다. 조원들과 토의하여, 기존 OP-amp를 변형하는 방법을 이용하였다.위에 표시한 부분은, OP-amp를 생성했을 때 각 노드를 설명한 부분이다.처음에 소스를 확인하지 않고, datasheet 에 나온 것만 보고 설계를 진행하였는데, 생각처럼 결과가 나오지 않아 잘못 설계한 것으로 오해하였다. 다시 소스를 분석해 보니 노드가 잘못 나왔다는 것을 알게 되었고, 정확한 노드를 찾아 회로를 구성할 수 있었다.※ 전원을 통하여 유입될 수도 있는 잡음을 제거하기 위해 필요한 조치입력저항과 전원 사이에 커패시터 추가본래의 회로는 noise 로 인하여 출력이 0부터 시작하지 않았지만 커패시터를 추가하자 noise 가 제거 되어 출럭이 0부터 시작되었다. 커패시터를 단 이유는 다음과 같다. OP-amp의 경우 PSRR이란 성능 값이 있는데 이 수치는 POWER LINE을 통해서 들어오는 잡음을 얼마만큼 제거할 수 있는지와 관련된다. 이것은 낮은 주파수 성분의 노이즈인 경우 충분이 제거가 가능 하다. 그러나 우리가 설계한 높은 주파수 노이즈 같은 경우에는 제거가 불가능 하기 때문에 설계한 것과 같이 커패시터를 달아 줌으로서 제거가 가능 하다. 커패시터 값은 특별이 공식이 있는 것이 아니기 때문에, 우리조의 경우 100uF를 사용하였다.※증폭기의 최대 출력전력을 평가, 이를 10배 이상으로 증폭 시키는 방법최대출력전력(maximum output power)이란, 증폭기 출력단에서 얼마나 많은 전류(전력)을 흐르게 할 수 있느냐이다. 이는 gain과는 관계없는 별개의 개념 이다. OP-amp 의 출력단 에서 몇 W까지 소화할 수 있느냐라는 어떤 최대능력치, 전력용량의 문제이기 때문에 10배 이상으로 증폭 하기 위하여는 10개 이상의 OP-amp 를 병렬로 연결 하여야 한다.직렬로 OP-amp 를 연결을 하면 입력과 출력의 gain 이 각각 amp gain의 곱으로 나타날 것이다. 하지만 최대출력전력은 큰 변화가 없을 것이다.

공학/기술| 2011.06.24| 9페이지| 2,000원| 조회(273)

증폭기, 전자회로, 설계, 연산 증폭기, project

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VHDL을 이용한 소주,맥주 자판기 만들기

소주, 맥주 자판기 소스 전문박 찬 봉 교 수 님 조2005200026 김경민2005200173 서주완2006200131 박정영2006200378 한효준drink.vhd---------------------------------------------------------------------------------library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity drink isport( clk, reset : in std_logic;coin_50, coin_100, button_soju, button_makju : in std_logic;money_dec : out std_logic_vector(6 downto 0);sel_decode : out std_logic_vector(3 downto 0);LED_soju, LED_makju : out std_logic;give_soju, give_makju : out std_logic);end drink;architecture sample of drink isfunction dis_seg(drk : integer range 0 to 5) return std_logic_vector isvariable seg_decode : std_logic_vector(6 downto 0);begincase drk iswhen 0 => seg_decode := "0111111";when 1 => seg_decode := "0000110";when 2 => seg_decode := "1011011";when 5 => seg_decode := "1101101";when others => seg_decode := "0000000";end case;return (seg_decode);end dis_seg;type states is (won_0, won_50, won_100, won_150, won_200);signal won_state : states;signal coin_50_en, coin_5, coin_100_en, coin_10 : std_logic;signal button_soju_en, button_soj : std_logic;signal button_makju_en, button_mak : std_logic;signal soju, makju : std_logic;signal soj_count, mak_count : integer range 0 to 255;signal moneya, moneyb, moneyc, y_out : integer range 0 to 5;signal sel_count : std_logic_vector(1 downto 0);constant max_count : integer := 100;beginin_sw : process(clk)beginif (clk'event and clk = '1') thenbutton_soju_en

공학/기술| 2011.06.24| 7페이지| 2,000원| 조회(881)

VHDL, HDL, Verilog HDL

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