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nand flash ppt

NAND Flash Memory목차 NAND FLASH MEMROY 선택한 이유 NAND FLASH MEMROY 구성 NAND FLASH MEMROY 저장방식 NAND FLASH MEMROY 동향NOR flash memory - 병렬 구조로 연결 - 데이터를 읽거나 기록할 때 속도가 빠름 - cell 당 접속 선의 수가 NAND 보다 많아 기록 밀도 집적에 불리 NAND flash memory - 직렬 구조로 연결 - 기록 밀도에 유리 Fig.1 NOR, NAND Flash memory 의 cell 구조 [ 1] Yuhui Deng, Jipeng Zhou(2011).Architectures and optimization methods of flash memory based storage systems, Journal of Systems Architecture, Vol.57, No.2, 214-227 1. NAND FLASH MEMROY 선택 이유 Fig.1 NOR 와 NAND FLASH 회로구조 [1]ONO CONTROL GATE FLOATING GATE SIO 2 N+ P-well N+ N-channel SOURCE DRAIN Fig.2.1 NAND FLASH MEMORY 구성 [ 2] 2 . NAND FLASH MEMROY 구성 [ 2] https://post.naver.com/viewer/postView.nhn?volumeNo=16946290 memberNo=36397342 vType=VERTICALONO CONTROL GATE FLOATING GATE SIO 2 N+ P-well N+ N-channel SOURCE DRAIN ① 비어있는 Floating Gate N-channel ONO CONTROL GATE FLOATING GATE SIO2 N+ P-well N+ - - - - - - - - voltage ② Control gate 로 전압인가 터널 효과 2 .1 쓰기 2 . NAND FLASH MEMROY 구성 Fig.2.2 쓰기 과정 [3] [ 3] http://blog.skhynix.com/2288voltage CONTROL GATE - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - N+ P-well N+ - - - - - CONTROL GATE - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - N+ P-well N+ N-channel N-channel ③ 전자가 채워짐 ④ 쓰기 완료 2 .1 쓰기 2 . NAND FLASH MEMROY 구성 [ 3] http://blog.skhynix.com/2288 Fig.2.2 쓰기 과정 [3]② P-well 로 전압인가 CONTROL GATE - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - N+ P-well N+ N-channel CONTROL GATE - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - N+ P-well N+ - - - N-channel voltage ① 차있는 Floating Gate 2 .2 삭제 2 . NAND FLASH MEMROY 구성 Fig.2.3 삭제 과정 [3] [ 3] http://blog.skhynix.com/2288CONTROL GATE N+ P-well N+ - - - N-channel CONTROL GATE N+ P-well N+ N-channel voltage ④ 삭제 완료 ③ 전자가 빠져나감 2 .2 삭제 2 . NAND FLASH MEMROY 구성 Fig.2.3 삭제 과정 [3] [ 3] http://blog.skhynix.com/2288① Control gate, source, drain 전압 인가 ② Floating 의 전자 간섭현상 CONTROL GATE N+ P-well N+ - - - - - - - - - - - + + + + Control gate 에 의한 전기장 - - - - - - - - - - - - - - - - - - - - - - - - CONTROL GATE N+ N+ - - - - - - - - - - - + + + + Floating 전자에 의한 전기장 간섭 2 .3 읽기 2 . NAND FLASH MEMROY 구성 Fig.2.3 읽기 과정 [3] [ 3] http://blog.skhynix.com/2288S ingle L evel C ell M ulti L evel C ell T riple L evel C ell Q uad L evel C ell [ 4] http://blog.skhynix.com/2299 3. NAND FLASH MEMROY 저장방식 Fig.3.1 읽기 과정 [4]Single Level Cell Multi Level Cell Triple Level Cell Quad Level Cell Bit Per Cell 1 bit ( 2 1 ) 2 bit ( 2 2 ) 3 bit ( 2 3 ) 4 bit ( 2 4 ) 용 량 ( Capacity ) 16 GB 32 GB 48 GB 64 GB 재기록 가능 횟수 ( P/E Cycles ) 100,000 10,000 ~ 3,000 1,000 - 읽기 성능 ( Read Time ) 25 μ s 50 μ s ~75 μ s - 쓰기 성능 ( Write Time ) 200 μ s ~ 300 μ s 600 μ s ~ 900 μ s ~ 900 μ s ~ 1350 μ s - 지우기 성능 ( Erase Time ) 1.5 ms ~ 2 ms 3 ms ~4.5 ms - Single Level Cell Multi Level Cell Triple Level Cell Quad Level Cell Bit Per Cell 용 량 ( Capacity ) 16 GB 32 GB 48 GB 64 GB 재기록 가능 횟수 ( P/E Cycles ) 100,000 10,000 ~ 3,000 1,000 - 읽기 성능 ( Read Time ) 25 μ s 50 μ s ~75 μ s - 쓰기 성능 ( Write Time ) 200 μ s ~ 300 μ s 600 μ s ~ 900 μ s ~ 900 μ s ~ 1350 μ s - 지우기 성능 ( Erase Time ) 1.5 ms ~ 2 ms 3 ms ~4.5 ms - * 다이 (Die) 사이즈가 동일할 때 , SLC 16 GB 기준 . 3 .1 저장 방식 별 성능 비교 3. NAND FLASH MEMROY 저장방식 Table.3.1 읽기 과정 [5] [5] AHMED IZZAT ALSALIBI. et al . (2016), “ A Survey of Techniques for Architecting SLC/MLC/TLC Hybrid Flash Memory based SSDs, Vol 3, p.2SLC MLC T LC Q LC L0 L1 Erase Program L0 L0 L0 L1 L1 L1 L2 L3 L2 L3 L4 L5 L6 L7 L2 L3 L4 L5 L6 L7 L8 L9 L10 L11 L12 L13 L14 L15 Vth( 문턱전압 ) 3. NAND FLASH MEMROY 저장방식 3.2 저장방식에 따른 차이 비교 [6] 이희열 . etl al. (2015), NAND Flash memory 소자 기술 동향 , 전자공학회지 , Vol p.602-614 Fig.3.2 저장 방식에 따른 문턱전압 분포 [6]DATA ECC MLC SLC TLC SLC → MLC → TLC 로 갈수록 ECC(Error Correction Code) 복잡 3.2 저장방식에 따른 차이 비교 3. NAND FLASH MEMROY 저장방식 Fig.3.4 저장방식에 따른 ECC 의 차이 [7] [7] Varsha Regulapati (2015), Error correction codes in NAND flash memory, Master of Science in EngineeringN-channel - - - - - - - - - - - - - - - - - - - - - - - - - - Fig.3.6 재기록 횟수가 늘어날수록 점차 산화막에 축적되는 전자들 [8] 3.3 수명 3. NAND FLASH MEMROY 저장방식 Fig.3.5 셀을 쓰고 지울 때 발생하는 터널효과 [8] [8] 김동선 (2005), pMOS 소자의 NBTI 수명 개선을 위한 BEOL(Back-End-Of-Line ) 공정 Scheme, 석사학위 논문 , 충남대학교 , 대전 , 대한민국 , 78 pages[9] http://www.samsungsemiconstory.com/434?s=3660 Floating gate : 낸드플래시에서 데이터를 저장하는 charge storage Charge Trap Flash : 기존 플로팅 게이트 대신에 부도체를 charge storage 로 사용 - 3D Vertical NAND : 기존 단층 구조의 CTF 를 3 차원 구조로 개량하여 컨트롤 게이트를 원통형으로 만든 방식 4 . NAND FLASH MEMROY 동향 Fig.4.1 셀을 쓰고 지울 때 발생하는 터널효과 [9]-PUC ( Peri Under Cell) : peri 영역이 cell 밑에 위치 해 있는 기술 - peri area : cell 에 data 를 코딩하는 목적으로 만든 회로 영역 Fig.4.2 기존 3D NAND flash 와 PUC 를 적용한 4D NAND flash cell 의 비교 [ 10] [10] Silvagni, Andrea. Computers 6, (2017) no. 4: 28. 4 . NAND FLASH MEMROY 동향Q AThank you{nameOfApplication=Show}

공학/기술| 2019.07.04| 18페이지| 2,000원| 조회(245)

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