[실험 ‘13’] ‘CMOS-TTL interface’< 예비보고서 >● 실험 목적(1) CMOS의 동작을 이해한다.(2) CMOS와 TTL의 interfacing 방법에 대하여 이해한다.● 이론1. ‘CMOS의 원리’CMOS는 동일한 실리콘 웨이퍼 위에 n-channel, p-channel device가 동시에 만들어질 수 있는 장점을 가지고 있다.가본 회로는 inverter로서 (a)에 있는 바와 같이 p-channel FET와 n-channel FET로 구성된다. VDD는 +3~18[V]사이이고, low level은 0[V], high level은 VDD이다.CMOS inverter의 동작원리를 이해하기 위하여 MOSFET의 특성을 정리해 보면① n-channel MOS는 gate-source 전압이 (+)일 때 전도된다.② p-channel MOS는 gate-source 전압이 (-)일 때 전도된다.③ nMOS는 gate-source 전압이 0[V], pMOS는 gate-source 전압이 5[V]일 때 off 된다.CMOS inverter에서는 입력이 low가 되면 두 개의 FET gate전압이 low가 되는 상태이다. 이것은 p-channel FET의 source에 대하여서는 gate 입력이 ?VDD이고, n-channel FET의 source에 대해서는 gate 입력이 0[V]이므로, p-channel FET는 on되고, n-channel FET는 off되므로 출력이 high가 된다.반대로 입력이 high가 되면 p-channel FET는 off되고, n-channel FET가 on되므로 출력은 low가 된다. 여기서 알 수 있는 바와 같이 두 개의 FET 중 하나는 항상 off되므로 CMOS VDD-Gnd 사이에 연속적으로 전류가 흐르지 않으므로 소비전력이 적은 장점도 있다. 이외에도 CMOS회로의 장점으로는 잡음여유도가 큰 점, 소자의 크기가 적어 실장밀도가 높고, 공급전압의 폭이 넓은 점 등이다. (b)에는 NAND 게이트 회로로, 두 개의 입력이 모두 high이면 p-channel FET는 off되고, n-channel FET는 on 되어 출력은 low 상태가 된다. 반면에 입력 중 어느 하나가 low가 되면 그 입력에 연결된 n-channel FET는 off 되고, p-channel FET는 on되어 출력은 high 상태가 된다. CMOS 게이트 (c)에는 NOR 게이트 회로로 두 개의 입력이 모두 low이면 p-channel FET는 on, n-channel FET는 off 되어 출력은 high 상태가 되고, 입력 중에 어느 하나가 high가 되면 그 입력에 연결된 p-channel FET는 off되고, n-channel FET는 on되어 출력은 low가 된다.2. ‘CMOS와 TTL의 interface’CMOS로 TTL을 구동할 경우 CMOS는 전류 sink, 전류 source로 동작할 필요가 있다. 즉 (a)에 표시한 바와 같이 CMOS의 출력이 낮은 레벨인 경우 CMOS는 전류 sink로 되고, 흐르는 전류 IOL은 0.4[mA] 정도이다. 이때 TTL의 입력 트랜지스터를 순방향 능동상태로 할 필요가 있으며, 이 전류는 수[mA] 정도로 할 필요가 있다. 이 때문에 수[mA] 정도의 전류를 흘릴 수 있는 CMOS buffer를 중간에 삽입하는 방법을 취한다.한편 CMOS가 높은 레벨 일 때는 (b)와 같이 CMOS는 전류원으로 작용하고, TTL의 입력 트랜지스터를 역 방향 능동상태로 구동하는 전류가 필요한데, 이 값은 수 10[mu A]이고, CMOS의 높은 레벨시의 출력전류 IOH = -0.5[mA] 정도이므로 5~10개의 TTL은 구동이 가능하다. CMOS 와 TTL의 interface3. ‘TTL과 CMOS의 interface’CMOS는 전압구동 소자이므로 불과 10[pA] 정도의 전류로 구동할 수 있으므로 전류구동능력은 문제되지 않으나 CMOS의 입력 threshold 전압은 VIL = 1.5[V] 및 VIH = 3.5[V]로, CMOS를 구동하는 TTL은 VOLLEQ1.5[V], VOHGEQ3.5[V]를 만족하여야 한다.통상 TTL의 낮은 레벨출력 VOL은 0.5[V]정도이므로 VOLLEQ1.5[V]의 조건은 만족된다. 그러나 VOH는 3.0~3.4[V]정도이므로 CMOS의 VOHGEQ3.5[V]를 만족시키지 못한다. 이 때문에 에 점선으로 표시한 것과 같은 VCC와 출력사이에 외부저항 R을 bridge로 삽입하여 VOH(TTL)GEQ3.5[V]로 하는 방법을 사용한다. R의 값은 보통 2~6[K'Ω]이다. TTL과 CMOS의 interface● 실험 준비물(1) SN7406(2) 4001(3) 4011(4) 4050(5) Resistor 407['Ω], 1[K'Ω], 2.2[K'Ω], 4.7[K'Ω], 10[K'Ω], 15[K'Ω], 47[K'Ω](6) Power supply, Oscilloscope, Function Generator● 예비과제(1) TTL 특성과 CMOS 특성을 기술하라.- TTL은 내부회로가 TR로 구성되어 있는 IC이며 소비전력이 크고, 좁은 작동 전압 범위 때문에 집적회로에 맞지 않고, CMOS에 비해 동적 안정성이 높고 파괴 내량이 크다. CMOS는 내부회로가 FET로 구성되어 있는 IC이며 소비전력이 작고, 큰 noise margin, 넓은 작동 전압 범위를 갖고 있고, TTL에 비해 정전기에 의해 파괴되기 쉽다.
