전가산기 설계보고서목적 : 전가산기를 Schematic과 Verilog(VDHL)로 다양하게 설계하는 방법에 대해 설명하고, 각각의 차이점과 장단점을 비교하기 위함이다.준비물 : DIGCOM-A1.2, Quartus Prime 15.1전가산기의 진리표xyzCS0***************************************? [3-5]진리표를 이용한 설계pin 할당input : 슬라이드 스위치(SW0~SW7)output : LED(D8~D15)핀 할당진리표를 이용해 설계하는 것은 진리표를 그대로 Verilog의 case문으로 옮긴다는 것이다.장점 : 1.진리표를 그대로 옮기기 때문에 설계과정에서 간소화할 필요가 없다.2.컴파일러가 간소화하므로 설계시간을 줄일 수 있으며 설계과정에서 발생할 수 있는 오류도 그만큼 줄일 수 있다.단점 : 1.단순히 진리표를 Verilog 코드로 표현한다고 해도,Schematic의 경우와 마찬가지로 진리표를 유도하는 과정은 필요하다.2.진리표에서 압력이 많아지면 그만큼 경우의 수도 많아지고 코드 길이도 길 어지므로 설계시간이 늘어난다.?[3-7]논리식을 유도를 이용한 설계pin할당input : 슬라이드 스위치(SW0~SW7)output : LED(D8~D15)핀 할당전가산기의 논리식S = x'y'z + x'yz' + xy'z' + xyzC = xy + xz + yz위의 소스코드에서는 ‘~’는 비트단위 NOT, ‘&’는 비트 단위 AND 그리고 ‘|’는 비트단위 OR을 각각 나타낸다.장점 : 첫 번째 방법으로 작성한 Verilog 코드보다 확실히 길이가 준다.단점 : Verilog 설계 전에 진리표를 이용해서 논리 식을 유도하는 과정이 필요하므로, 설계에 필요한 시간이 오히려 늘어날 수 있다.?[3-8]동작 표현을 이용한 설계pin할당input : 슬라이드 스위치(SW0~SW7)output : LED(D8~D15)핀 할당입력 x, y, z를 덧셈으로 산수 연산한 후 발생한 캐리를 C에 할당하고 더한 결과를S에 출력함으로써 전가산기의 동작을 그대로 표현했다.Verilog를 이용해서 동작을 모델링하며 설계 할 수 있으며, 디지털 회로구현에 논리 연산보다는 수학적인 연산자들이 그대로 사용된다.장점 : 1. 진리표를 작성하거나 논리식을 세우는 과정이 없기 때문에 설계시간을 줄 일 수 있고, 오류가 발생할 확률도 낮출 수 있다.2. 디지털 신호의 비트 수가 증가해도 동일하게 동작할 경우 비트 수에 관계 없이 Verilog 코드의 양이 늘어나지 않는다는 것이다.
