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LG화학인턴 (채용연계)1차정보전산자기소개직무에 대해 아는대로클라우드 네트워크 시스템을 설명하시오빅데이터란?보안시스템 아는대로 말하시오현대로템1차플랜트연구자신의 능력보다 더 높은 목표를 설정하고 그것을 이루었던 경험에 대해 말하시오XXX사령부1차기술정보고위층 비리에 대해 어떻게 생각하나?김영란법에 대해 아는대로 말하시오한화기계1차파워트레인자기소개/지원동기한국사 자격증이 있는데 역사상 가장 중요한 사건이 뭐라고 생각하나?팀이나 동아리 단체 활동한 경험내연기관이 2030년이 되면 사양산업이 될텐데 이것에 어떻게 대처하겠는가집이어딘가 창원공장이 어디있는지 아는가?오늘 몇 시에일어났나 뭐타고왔나 그러면 여기오기까지를 영어로 설명해봐라마지막으로 하고싶은말 해봐라. 포부나 어떤걸얘기해도괜찮으니 말해봐라. 시간길게해도괜찮다.항공우주산업(KAI)1차위성체무인기자기소개재료과로서 위성에 기여할 수 있는 방법카이에서의 재료과로서 비전왜 카이에 지원했냐마지막 마무리 1분LG화학1차기초소재1분 자기 PR신소재공학과에서 설비 관련 과목 수강하지 않는 걸로 알고 있는데 따로 공부한적이 있나철의 부식이 일어나는 걸 방지하기 위해 최소한의 비용으로 간단하게나마 신속하게 처리할 수 있는 방법이 뭐가 있느냐공무직에 가장 필요한 역량이 무엇이라고 생각하나"자신의 전공에서 나온 정의같은걸 활용해서 간단하게 비유예/ 고분자의 점탄성이 저와같습니다. 점성과 탄성 둘다 갖춘 고분자처럼 다양한 강점을 갖고있다"이차전지의 단점을 설명하고 품질측면에서 어떻게 개선할수 있을지?품질자격증있어요? 그냥 공부 조금했다고하니까 spc뭔지 알아요? (모르겠습니다) 네."전지사업부에 사업분야 뭐있는지 아냐고 하고 한명이 손들어서 대답했어요.시간없어서 마지막할말 못하고 끝"2차생산관리유가전망이 어떨지?? 그에 따라 기초소재사업본부는 어떻게 될지??옷을 그렇게 입은이유?? 좋아하는 운동??

면접준비| 2020.12.11| 6페이지| 3,000원| 조회(387)

삼성, SK, 면접, lg

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인하대 vlsi 6주차 플리플롭

이번 주차에서는 flip-flop을 layout하게된다. 이 flip-flop은 2개의 latch로 만들 수 있다. 두 장치 모두 clk을 입력받는 다는 공통점이 있다. 차이점은 latch는 clk의 신호가 1일 때 지속적으로 입력의 값을 출력으로 전달하고, flip-flop은 clk의 edge일 때, 즉 clk의 신호가 바뀌는 순간의 입력값을 읽어 출력에 전달하고, 다음 edge까지 유지한다는 차이점이 있다.위의 사진처럼, 위의 Q값이 Flip-flop의 결과값이고 아래의 Q값이 latch의 결과값으로 나온다. flip-flop은 위의 사진처럼 2개의 latch로 만들 수 있다. 각각 master와 slaver로 불리는 2중 latch를 이용하면 D의 신호를 Q로 전달하는데 , clk의 edge에서만 동작하도록 만들 수 있다.하나의 latch는 아래와 같은 MOSFET구성으로 만들 수 있다.사진처럼 Negative latch와 Positive latch 두개로 나눌 수 있는데, 각각 신호의 0과 1에서 입력 data를 그대로 유지한다. 두 회로의 차이점을 보면 clk의 신호가 pmos에 연결되는지, nmos에 연결되는지에 대한 차이만 가질 뿐 동일한 회로구성을 갖는다. Negative latch회로를 가지고 동작 분석을 해보면 다음과 같다. Clk가 0일 때, 가운데 pmos는 on이 되어 마치 inverter와 같은 회로구성을 갖게된다. Inveter 2개가 연결되어 있으므로 출력은 Q=in이 될 것이다. 이 동작이 위의 사진에서 transparent라고 표현되어있다. Clk가 1일 때, 가운데 pmos는 off가 되어 더 이상 invert의 동작을 할 수 없게된다. 따라서 clk=0일 때 입력되었던 값이 출력 cap에 저장되어있어 계속 Q로 유지된다. 이러한 clk을 1개만 써서 만드는 latch는 clk=1일 때 설명되어있듯이 출력 cap에 저장되어있는 정보를 이용해 Q값을 정한다.

공학/기술| 2020.07.09| 10페이지| 3,000원| 조회(169)

플리플롭, 인하대 전자, 인하대 vlsi 6주차

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인하대 vlsi 3주차 nand,nor,and,or

Magic tool을 이용해 NAND, NOR, AND, OR gate를 구성하였다.1.NAND, NOR gateCmos logic gate설계시 Pull-down network와 Pull-up network의 특성에 의해 출력이 반전된 결과가 나오게 된다. 위의 그림처럼 NAND를 설계하려면 아래의 Nmos-network를 a*b로 직렬로 만들어주면되고, 그 위의 Pmos-network는 dual형태로 만들어주면 된다. 이렇게 하면 앞서 언급했던 것처럼 출력이 반전된 NAND gate가 완성이 된다. 반대로 NOR gate는 NAND형태에서 각각 dual을 취해주면 만들 수 있다. 이때 mos가 on이 되었을 때를 하나의 저항으로 생각한다면, 저항값이 같아야 P network와 N network의 연결이 가장 이상적일 것이므로 mos size에 대한 고려가 필요하다. 왼쪽에 나온 수식처럼 p, n network의 저항을 맞추기 위해서는 최종 아래의 식이 같아야 하는데, 실습에 사용되는 공정라이브러리에서 2up=un으로 다루기 때문에, 기본적으로 pmos의 size가 2배가 커야한다.왼쪽 식을 보면 같은 size일 때 R_p가 2배 더 큰 것을 알 수 있다. 이것은 mobility가 2배정도 느려, 그만큼 저항성분이 커진 것으로 생각 할 수 있다.사이즈 기준인 x를 놓고봤을 때 저항은 1/x꼴로 표시된다.위의 지식을 바탕으로 NAND와 NOR의 size비를 결정하면 아래와 같다.먼저 NAND의 경우 P-network는 병렬이므로 하나만 생각해도 저항이 같다. 2x의 size이므로 R이 2배가 크다는 위의 수식을 적용해 생각해보면 2*(1/2x)의 저항을 가진다고 생각해볼 수 있다. 그렇다면 아래에도 1/x의 저항을 가져야한다. 이때, 직렬 2개의 저항은 위의 병렬과 달리 연결되어 있으므로 하나의 mos당 1/2x씩 저항을 나눠가져야한다.

공학/기술| 2020.07.09| 23페이지| 3,000원| 조회(225)

인하대 전자, 인하대 vlsi 3주차, nand, nor, and, or

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인하대 컴퓨터구조론 MARS sorting과제

해당 c코드 설명먼저 length값으로 배열의 길이를 받습니다. for문을 1에서부터 (length-1)까지 하나씩 키워가면서 돌려주고 아래에 while문을 하나 더 두어 j와 j-1의 배열을 비교해가며 정렬해나갑니다. 이때 swap이 이용되므로 tmp변수를 이용해 이동된 data가 사라지지 않게 해야합니다.Length 4 즉, arr[]= 2,4,5,3 을 정렬해보면서 이해해봅니다. 먼저 while문 조건에서 arr[1]과 arr[0]을 비교합니다. Arr[0]<arr[1]이므로 조건이 위배되어 while문으로 들어오지 못하고 i++가 되어 j=2가 됩니다. Arr[1]<arr[2] 이므로 조건이 위배되어 while문으로 들어오지 못하고 또 i++가 되어 j=3이됩니다.Arr[2]>arr[3] 이므로 while문 안으로 들어옵니다. 이때 swap하기위해 arr[3]을 tmp에 넣어줍니다. 그리고 arr[3]에 arr[2]을 넣어줍니다. 즉 3자리에 5를 덮어씌웁니다. 그 다음 tmp에있는 3값을 arr[2]에 넣어주고 j-- 해줍니다. 즉 j=2로 바꿔준 후 다시 while문 조건을 해석합니다. 현재 2, 4, 3, 5 배열이므로 arr[1]>arr[2]의 조건을 만족합니다. 따라서 앞서와 같이 tmp를 이용해 2,3,4,5로 바꿔줍니다. J – 를 계속시켜주면서 j>0의 조건이 위배되면 while문을 나옵니다. J가 length-1까지 배열을 완료하면 for문을 나가면서 return값을 반환하고 함수가 종료됩니다. Insertion assorting프로그램은 앞서 확인한대로 왼쪽부터 차근차근 정렬해나가고, 오른쪽에 있던 새로운 수가 왼쪽수보다 작으면 while문안에서 j –조건문에 의해 하나씩 왼쪽으로 밀려, 최종적으로 왼쪽부터 차례차례 정렬해져 나가는 정렬방법입니다.

공학/기술| 2020.07.15| 5페이지| 3,000원| 조회(284)

컴퓨터구조론, 인하대 전자, MIPS programmig

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인하대 vlsi 4주차 xor

Xor gate 회로는 다음과 같은 진리표를 갖는 동작을 하는 회로이다.위의 진리표로 카르노맵을 구성해 입력식을 추출해보면 X=A’B+AB’ 가 나오게 된다. 이를 cmos gate로 바꾸는 과정을 살펴보면 아래의 n-mos network에 A’B를 직렬로, AB’를 직렬로 한 후 두 직렬회로를 병렬연결하고 그 위의 P-network는 dual형태로 취해주면 될 것이다. 이렇게 구성하게 되면 cmos 회로의 특성상 반전된 입력이 나오게 된다. 즉 xnor회로가 자동적으로 구성되는 것이다. 여기서 xor회로를 만들려면 출력단에 inverter를 달아줘야한다. 그러나 애초에 cmos 회로를 구성할 때 진리표에서 1과 0의 값을 반전시켜준 xnor진리표를 가지고 cmos회로를 구성한다면 출력단의 inverter가 없이 xor회로를 바로 구성할 수 있다. 이는 mosfet 2개를 절약하므로 당연히 취해야 할 과정일 것이다. 따라서 위의 xnor 진리표를 기준으로 cmos network를 구성해주면 n-network 출력식은 X=A’B’+AB이며 cmos 구성은 아래의 그림과 같아진다.이제 size에 관한 고려를 해야한다. 저번주에 작성했던 pmos와 nmos의 저항에 관해 2up=un 의 관계를 가정하고 구해보면 다음과 같다. pmos쪽에 하나의 tr을 x라고하면 2개가 병렬이므로 x가 된다. x가 직렬로 2개이므로 전체 저항에 영향을 미치는 size는 2x로 둔다.

공학/기술| 2020.07.09| 8페이지| 3,000원| 조회(281)

인하대 전자, 인하대 vlsi, 4주차 xor

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