인하대 vlsi 3주차 nand,nor,and,or

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최초 등록일
2020.07.09
최종 저작일
2020.07
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소개글

"인하대 vlsi 3주차 nand,nor,and,or"에 대한 내용입니다.

목차

I. 실습 이론

II. 실습내용
(01) Layout
(02) Hspice
(03)직접 손으로 작성한 netlist 파일 & dc, tran시뮬레이션

III. 고찰

본문내용

Magic tool을 이용해 NAND, NOR, AND, OR gate를 구성하였다.
1. NAND, NOR gate
Cmos logic gate설계시 Pull-down network와 Pull-up network의 특성에 의해 출력이 반전된 결과가 나오게 된다. 위의 그림처럼 NAND를 설계하려면 아래의 Nmos-network를 a*b로 직렬로 만들어주면되고, 그 위의 Pmos-network는 dual형태로 만들어주면 된다. 이렇게 하면 앞서 언급했던 것처럼 출력이 반전된 NAND gate가 완성이 된다. 반대로 NOR gate는 NAND형태에서 각각 dual을 취해주면 만들 수 있다. 이때 mos가 on이 되었을 때를 하나의 저항으로 생각한다면, 저항값이 같아야 P network와 N network의 연결이 가장 이상적일 것이므로 mos size에 대한 고려가 필요하다.

왼쪽에 나온 수식처럼 p, n network의 저항을 맞추기 위해서는 최종 아래의 식이 같아야 하는데, 실습에 사용되는 공정라이브러리에서 2up=un으로 다루기 때문에, 기본적으로 pmos의 size가 2배가 커야한다.
왼쪽 식을 보면 같은 size일 때 R_p가 2배 더 큰 것을 알 수 있다. 이것은 mobility가 2배정도 느려, 그만큼 저항성분이 커진 것으로 생각 할 수 있다.
사이즈 기준인 x를 놓고봤을 때 저항은 1/x꼴로 표시된다.

위의 지식을 바탕으로 NAND와 NOR의 size비를 결정하면 아래와 같다.

먼저 NAND의 경우 P-network는 병렬이므로 하나만 생각해도 저항이 같다. 2x의 size이므로 R이 2배가 크다는 위의 수식을 적용해 생각해보면 2*(1/2x)의 저항을 가진다고 생각해볼 수 있다. 그렇다면 아래에도 1/x의 저항을 가져야한다. 이때, 직렬 2개의 저항은 위의 병렬과 달리 연결되어 있으므로 하나의 mos당 1/2x씩 저항을 나눠가져야한다.

참고 자료

없음

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and_hand.doc
nand.doc
nand_hand_dc.doc
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nor_hand.doc
or.doc
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