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반도체공정 Report-3

DRAM(Dynamic random access memory)은 1967년 IBM의 Dennard 박사에 의하여 1 MOStransistor + 1 capacitor cell 구조를 이용하여 발명되었다. 이후 1970년 Intel에 의해 1Kb MOS DRAM이 개발된 이래 삼성전자에 의한 1992년 64Mb DRAM 개발, 1994년 256Mb DRAM 개발, 그리고 현재에 이르기까지 고집적화 및 대용량화를 위한 DRAM 소자의 개발은 급속도로 발전하고 있다. 또한, 이와 같은 메모리 소자의 발전은 mobile, wireless 제품에 대한 사회의 요구가 증가함에 따라 더욱 더 가속화되고 있다. Commodity DRAM 및 embedded DRAM 소자의 집적화를 위해서는 여러 소자 공정 요소 기술의 개발이 중요하지만 그 중에서도 data의 저장 역할을 수행하는 capacitor 요소 기술 개발이 매우 중요하다. DRAM의 고집적화가 진행될수록 cell 당 할당되는 면적은 감소하는 반면, 소자가 동작하기 위해 필요한 정전용량은 cell의 크기에 관계없이 25fF/cell 의 일정한 값을 유지해야 한다. 그러나 정전용량은 capacitor가 차지하는 유효표면적에 비례하는데 반해 반도체 소자의 집적도가 증가할수록 capacitor가 차지하는 단면적은 급속히 감소하기 때문에 DRAM 소자 동작에 필요한 정전용량을 유지하기가 매우 어려워진다. 따라서 할당된 소자 면적 내에서 정전용량의 확보를 위한 많은 노력이 진행되고 있다.Capacitor의 정전용량은 잘 알려져 있는 바와 같이 capacitor의 표면적과 유전체의 유전율에 비례하며, 유전체 박막의 두께에 반비례한다. 따라서 nano급 DRAM 소자의 제작을 위해서는 사용되는 유전체의 박막의 두께를 감소시키거나 capacitor의 유효 표면적을 증가시켜야만 한다. 그러나 박막의 두께가 약 4 nm 이하로 감소하게 되면 터널링 현상에 의한 누설 전류 증가 현상 및 α-입자에 의한 소프트 에러의 증가 등이 발생하여 을 갖는 물질에 대한 개발이 시급하다. 2005년 ITRS에서 확인할 수 있는 바와 같이 2010년 이후에는 6Å 이하의 등가산화막 두께가 요구되며 이를 위한 해결 방안으로는 새로운 유전체 개발이 가장 중요한 해결방법 중 한가지이다. 이에 차세대 DRAM capacitor에 적용되는 유전막의 후보 물질이 몇 가지 존재하며 이 중 특히 활발히 연구되는 종류가 있다.다음 그래프는 DRAM capacitor의 변천을 디자인 룰에 따른 전극, 유전체, 구조에 따라 정리한 도표이다. 여기서MIS, MIM은 각각 metal-insulator-semiconductor, metal-insulator-metal 구조를 의미한다. 또한 여기서 디자인 룰이란 반도체 공정에서 요구되는 rule을 의미한다. 즉, LSI의 최소 배선폭으로 특징 지을 수 있는 설계의 기준이다.< DRAM cap.의 변화 추이 >국내외에서 capacitor의 유전체로서 기존의 물질을(SiO2/SiNx, Al2O3) 대체하기 위한 차세대 High-k 유전물질로 주로 연구되고 있는 물질로는 HfO2, Ta2O5, TiO2, ZrO2 등의 이성분계 산화물과 SrTiO3, BaTiO3, SrTiO3 등의 페로브스카이트 계열(perovskite) 산화물 등이 있다. 이러한 유전체는 TiN, Ru 등의 전극 물질과의 조합으로 많은 연구가 진행되고 있다. 우선 HfO2의 경우 HfO2는 트랜지스터의 gate oxide의 후보 재료로서 많이 연구되어온 물질로 유전율은 약 20 - 25 정도로 비교적 낮은 값을 가지나 band gap이 5.7eV 정도로 비교적 크기 때문에 누설전류 특성이 우수하여 많은 연구가 진행되고 있다. HfO2에 의한 연구는 주로 TiN 전극의 이용에 초점이 맞추어 진행되고 있으며 HfO2 단일막 또는 HfO2와 Al2O3의 적층구조에 대한 연구가 주로 이루어지고 있다. MIS capacitor를 제작하고 유전막으로서 Al2O3 단일막 및 HfO2/Al2O3 복합막을 이용한 결과를 살펴보면 Al2c 및 비정질의 경우 25정도로 낮은 값을 가지나 hexagonal 구조에서 c축 방향을 따라서는 유전율이 60 ~ 65 정도로 높은 유전율을 나타내어, capacitor의 유전 재료로서 많이 연구되어 왔다. Ta2O5 유전막에 대한 연구는 HfO2의 경우와 달리 하부전극으로서 Ru 금속 전극의 이용에 초점이 맞추어져있다. TiN 및 Si 등의 기판에 성장시킨 Ta2O5는 orthorhombic 구조로 성장하는데 반해 Ru 기판 위에서는 hexagonal 구조의 Ta2O5이 국부적 heteroepitaxy 기구에 의하여 c축 우선배향성을 가지며 성장하는 것이 알려져 있다.< Ru 위에 형성된 Ta2O5 박막의 TEM 사진/Fourier transformed pattern 결과 >위의 그림은 Ru 기판 위에 성장시킨 Ta2O5의 HRTEM 결과 및 Fourier transform pattern 결과로 Ta2O5이 Ru 기판 위에서 국부적 heteroepitaxy로 성장하고 있음을 확인할 수 있으며 Fourier transform pattern에서 볼 수 있듯이 Ta2O5는 c-축 배향성을 가짐을 알 수 있다. 그러나 보통 ALD 및 CVD 공정을 통해 Ru 기판에서 형성된 Ta2O5는 비정질로 성장하며 박막 형성 후 열처리 공정을 통해 hexagonal structure로 성장한다. hexagonal Ta2O5로의 결정화는 약 650 ~ 700℃에서 시작되는것으로 연구되고 있으며 이 때 유전율은 약 50~65 정도로 등가산화막 두께를 8Å 정도까지 낮출 수 있는 것으로 나타난다.그러나 650℃ 이상의 열처리를 통해 60정도의 유전율은 확보가 가능하지만 600℃ 이상의 열처리 공정은 박막 내 존재하는 산소가 하부 전극 및 확산방지막으로 확산하는 현상에 의해 capacitor의 구조적 안정성을 열화시키는 문제를 야기시킨다. 따라서 Ta2O5의 결정화 온도를 낮추는것이 필수적이며 이를 해결하기 위한 방안으로 hexagonal의 Ta2O5와 동일한 구조를 가지며 결정화차세대 DRAM capacitor 소자에 적용 가능성이 높다.다음은 SrTio3나 BaTiO3, SrTio3도 차세대 capacitor로 각광받는데, SrTiO3 (STO) 및(Ba,Sr)TiO3 (BST)는 perovskite 계열의 물질로 단위포를 형성하고 있는 TiO6 정팔면체 내에 위치한 Ti 이온이 전계에 따라 분극을 일으키는 ionic polarizability가 매우 크기 때문에 박막의 경우에도 STO의 경우는 약 100 ~ 150, BST의 경우는 300 이상의 매우 높은 유전율을 갖는다. 이와 같은 유전율은 이성분계 금속 산화물에서 얻을 수 있는 유전율에 비해 수 배 이상 큰 값이기 때문에 높은 정전용량을 확보할 수 있다. 평판 구조의 Metal-Insulator-Metal capacitor에 대한 연구 결과에서는 100 이상의 높은 유전율과 5Å 이하의 낮은 등가산화막 두께등과 같은 우수한 정전 특성을 확보한 보고들이 다수 존재한다. 따라서 STO 및 BST 물질 자체는 차세대 DRAM 소자의 유전재료로의 가능성을 보여주고 있다. 그러나 정전 용량 증가를 위해 일반적으로 사용되어지는 3차원의 구조물의 capacitor에 STO 및 BST 박막을 형성하게 되면 이성분계 금속 산화물에 비해 복잡한 구조와 조성으로 인해 박막의 두께 및 조성의 step coverage가 확보되지 못해 평판 구조에 비해 전기적 특성이 크게 열화되는 문제를 갖는다. 특히 메모리의 고집적화를 위해 design rule이 감소하고 있는 추세에서 aspect ratio의 증가로 두께 및 조성의 step coverage 확보 문제가 존재한다. 이와 같은 박막의 두께 및 조성의 step coverage 개선을 위해, perovskite 계열 유전막 형성은 MOCVD법에서 step coverage 특성이 우수한 ALD법으로 연구 방향이 전환되고 있다. ALD법에 의한 STO 박막의 형성에 대한 연구는 산화제로서 O2 plasma, O3, H2O 등을 이용한 연구가 진행되었다. O채널의 전도성이 좋아지고 트렌지스터가 off 상태에 있을 때 누설전류가 줄어든다. 일정한 전력 밀도에서 속도를 증가시키기 위한 MOSFET scaling down과정에서 sacling 법칙을 따르듯이, oxide 두께를 줄이는 과정 역시 법칙이 존재한다. Scaling의 규모가 100nm이하에서 technology node에 따르면 SiO2가 3nm이하일 때 터널링된 전류와 oxide breakdown현상에 의하여 심각한 문제에 직면하게 된다. 따라서 이러한 문제를 해결하기 위해서는 반드시 새로운 물질 즉 SiO2를 대체할 수 있는 high k 물질이 필요하다. 물론 nitride 물질 혹은 oxynitride물질등이 게이트의 적층구조 등등에 의하여 누설전류가 적어지는 방향으로 연구되고 있지만, reverse bias 상태에서의 온도 특성의 불안정성 등의 해결되지 않은 문제들에 의하여 high k물질에 대한 필요성이 늘어나고 있다. 그 중 가장 대표적으로 oxide층에 SiO2 대신 HfO2가 쓰이는데 HfO2는 Si에 비하여 큰 band gap을 가지며, 온도에 대한 안정성도 뛰어나다. 또한 Hafnia(산화하프늄의 백색 결정)는 하프늄의 무기질 무색의 고체 및 안정 화합물이며 Hf 금속을 공급하는 중간 성분이다. Hafnia는 Si에 비교하여 좋은 열 안정성과 큰 밴드갭을 가지고 있다. 또한 HfO2의 경우 산과 염기에 대하여 강하다. 이러한 여러 장점들로 인하여 SiO2를 대체해 gate oxide로 HfO2가 쓰인다. 많은 디지털 회로에서 NMOS의 소스단자에 걸리는 전압이 기판에 걸리는 전압보다 커지게 되어 소스와 기판사이에 양의 전압이 걸리게 되고 이러한 결과로 채널을 만드는 반전층을 만들기 위해서는 더 많은 전압이 사용된다. 즉 문턱전압이 증가하게 된다.문턱전압은 다음과 같이 표현된다.Vt0가 소스가 기판의 전압과 같을 때의 문턱전압이며 ϕs는 표면의 문턱전위이며, γ는 기판효과상수로 통상적으로 0.4V^(1/2)~1V^(1/2) 사이이다. 이것은적이다.

공학/기술| 2021.04.11| 15페이지| 1,000원| 조회(254)

반도체, DRAM, 반도체공정

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반도체공정 Report-1

ITRS에서 2005년 공개한 PIDS(Process Integration, Devices, and Structures) report의 주요 주제는 logic, memory(DRAM, NVM 포함), 신뢰성과 함께 2005년 당시 산업에서 직면한 문제점, 그리고 이 문제점에 대해 가장 잘 알려진 해결책이다. 본 레포트에서는 PIDS에서 소개하고 있는 2005년 당시의 난제와 메모리 기술의 필요요건 및 solution을 설명하고, 추가로 몇 가지 메모리의 동작 원리와 구조를 설명하겠다.Scaling of MOSFETs to the 32nm technology generationScaling planar bulk CMOS는 고 도핑 채널을 사용하는데 scale이 작아지게 되면서 drain영역에서 depletion에 의해 body로부터 터널링현상이 발생하고 이로 인해 off상태에서도 누설전류가 흐르는 현상을 확인 할 수 있다.(GIDL, Gate Induced Drain Leakage,밑그림 참조) 이는 body, gate 전압과의 차이가 심할수록 발생하게 됩니다.또 channel이 짧아지면서 short channel effect에 의해 saturation상태에서 pinch off에 의해 channel이 사라져 source에서 나온 전자가 바로 depletion region의 전기장에 의해 전류가 흐르게 되는데 이러한 현상들에 의해 control하는데 어려움이 예상되었다. 그래서 이러한 현상들을 해결하기 위해서는 ultra-thin body fully depleted silicon-on-insulator (SOI), multiple gate MOSFET과 같은 다양한 MOSFET의 구조를 고려해야하는데 이 중 가장 힘든 부분은 body의 thickness를 조절해 ultra-thin structure를 만들고 source와 drain간의 기생 직렬 저항을 허용 가능한 수치까지 줄이는 것입니다. 하지만 평면형 bulk MOSFET과 마찬가지로 ultra-thin에서도instability(NBTI))을 동시에 유지하는 것이 어려울 것으로 예상된다. 또한 scaling시 lithography와 etch가 어렵다는 문제가 있다. 이러한 SRAM의 문제를 해결하는 것은 시스템 성능에 굉장히 중요하며, SRAM은 일반적으로 속도가 빠른 on-chip memory(CPU, 주기억장치, I/O port가 모두 내부에 집적되어 있는 형태)에 사용된다.* noise margin디지털 논리소자에서 출력전압은 입력 전압에 비하여 어느 정도 여유가 있는 안전한 값으로 출력되는데, 이 여유분만큼 잡음이 발생하더라도 그 다음에 접속되는 입력의 논리값에는 영향을 주지 않으므로 이를 noise margin이라고 한다.** hot electronSolid-state electronic device에서 interface state를 깨고, potential barrier를 넘기 위해 충분한 운동 에너지를 얻은 전자(혹은 정공)을 의미한다. 이러한 전자는 gate dielectric에 trap될 수 있는데, 이렇게 되면 트랜지스터의 스위칭 특성이 영구적으로 변할 수 있다.*** negative bias temperature instability(NBTI)BTI(Bias Temperature Instability)는 NMOS에 대한 PBTI(Positive BTI)와 NBTI(Negative BTI)로 나뉘는데, 일반적으로 NMOS의 PBTI보다는 PMOS의 NBTI 열화가 더 크다. NBTI는 전기-화학적 반응에 의해서 제어되는 것으로 보고되어 있으며, P-MOSFET channel의 정공이 silicon/silicon oxide(Si/SiO2) interface에서 silicon compound(Si-H, Si-D etc.)와 반응하여, donor 형태의 interface state와 positive fixed charge를 생성하는 현상이다. 이러한 interface state와 positive fixed charge의 형성은 문턱 전압의 증가를 초래 어려워진다. 193nm argon fluoride(ArF) immersion lithography 기술과 관련된 공정이 70nm 혹은 그보다 작은 half pitch의 DRAM의 핵심이다. 그러나 생산관점에서 trench 및 stack 형태의 capacitor 구조 모두 공정 흐름에 중대한 몇 가지 문제가 존재한다. Trench 및 stack 형태 capacitor의 형태나 높은 step coverage를 가지는 etch 와 같은 공정에는 etch 시간을 더 오래 유지할 수 있는 photoresist가 필요하다. 이러한 문제를 극복하기 위해 photoresist는 pattern transfer를 위한 hard mask와 함께 중요해지고 있다. 게다가, lithography와 etch의 지속적인 개선이 필요할 것이다.한편, 주변 CMOS device의 scaling으로 이런 device의 형성 후 저온 공정이 요구된다. 이것은 CMOS device가 형성된 후 전형적으로 만들어지는 stack capacitance를 가지는 DRAM에 대한 과제이며, 따라서 저온 공정으로 제한될 것이다. 또한, 1 transistor - 1 capacitor(1T-1C) 셀의 평면 access device(cell FET)는 보존 시간 요건을 충족하기 위해 subthreshold leakage와 junction leakage 모두 낮게 유지해야 하기 때문에 설계가 어려워지고 있다. 또 다른 과제는 매우 신뢰성이 높은 gate insulator이다. Cell FET에 채택된 비교적 높은 문턱 전압으로 subthreshold leakage current를 억제하기 위해서는 매우 큰 gate 전압이 필요하다. 그 결과, gate insulator를 통과하는 높은 전기장으로 인해 신뢰성에 대한 우려가 생긴다. DRAM cell FET dielectric의 scaling 시의 word line의 최대 level과 dielectric에서의 전기장이 아래의 그래프에 나와있다. Gate ins 상태에서는 반사도가 낮고 전기 저항이 높으므로 두 상태를 각각 1과 0으로 하여 DVD-RAM이나 PRAM의 기록 물질로 이용되고 있다.a. Flash devicesFlash device는 전하를 floating gate에 저장하고 감지하는 것으로 비 휘발성이 된다. 전하를 저장하고 제거하기 위해서는 floating gate를 감싸는 dielectric 재료를 통과하는 전류가 필요하다. 이는 높은 전기장이 필요함을 의미한다. 기존 메모리에 사용되는 트랜지스터는 다루기 힘든 silicide control gate, inter-poly dielectric, poly-silicon floating gate, tunnel dielectric, silicon 기판이 수직적으로 쌓여 있는 형태로 구성되었다. Tunnel dielectric에 적용된 지우거나 쓰는 pulse의 적절한 결합을 유지하기 위해 tunnel dielectric과 함께 inter-poly dielectric의 두께를 조정해야 한다. Tunnel dielectric은 적절한 전압에서 floating gate로 전하가 전달될 수 있을 정도로 충분히 얇아야 하고, 읽기 혹은 off 모드에서 전자의 손실을 피하기 위해 충분히 두꺼워야 한다. 전류의 주입 방법, 지우고 프로그래밍 되는 동안의 전압 레벨과 파형, dielectric 재료, cell의 기하학적 구조의 선택은 이 기술의 trade-off 영역의 일부를 구성한다. 더 작은 셀 크기를 달성하기 위해 애쓰는 동안 이러한 수많은 문제를 balancing하고 scaling된 CMOS 기술의 호환성을 유지하는 것의 복잡성은 기술의 주요 과제이다. 셀 치수의 단순한 조정은 계속해서 scaling하는데 적절하지 않고, 회로의 구조, 파형, 알고리즘 등의 적당한 변형이 개발에 대한 노력에 일부 포함되는 것이 필요하다.Floating gate device의 tunnel oxide 두께는 scaling에 있어서 가장 큰 문제를 일으키며, 현재 알려진 solutiounnel barrier 역할을 하는 얇은 절연층으로 분리된 두 개의 ferroelectric 물질로 구성되어 있다. 한 층의 magnetic moment가 다른 층에 나란히(혹은 반대 방향으로) 정렬되도록 전환될 때, MTJ를 통과하는 전류 흐름에 대한 유효 저항이 변화한다. 이 때 tunneling 전류의 크기를 읽어서 ‘1’ 또는 ‘0’ 저장 여부를 나타낼 수 있다. MTJ의 치수와 재료 특성의 조절이 MRAM의 주요 과제이다. 또한 재료의 IC 공정 온도와 조건에 대한 민감도를 관리하는 것도 문제이다. 장기적으로, electro-migration으로 인해 사용될 수 있는 전류 밀도가 제한되는 scaling된 셀에서 switching을 하기 위한 적절한 강도의 H field (magnetic field)의 달성이 과제가 될 것이다.e. PCRAMPCRAM device는 chalcogenide glass(가장 일반적으로 사용되는 화합물은 Ge2Sb2Te5 의 amorphous와 crystalline 상태 간의 저항 차이를 이용해 ‘1’과 ‘0’을 저장한다. 이 device는 상단 전극, chalcogenide phase change layer, 하단 전극으로 구성된다. 누설 경로는 위상 변화 소자와 직렬로 연결된 access 트랜지스터에 의해 차단된다. 위상 변화로 쓰거나 지우는 것은 2가지 작업으로 구성된다. 하나는 reset 작업으로, chalcogenide glass는 짧은 전기적인 펄스에 의해 순간적으로 녹고, 다시 굳으면서 높은 비저항을 가지는 amorphous solid가 된다. 또 다른 하나는 set 작업으로, 진폭은 낮지만 긴 펄스(10ns ~ 100ns)로 amorphous phase에서 저항이 낮은 crystalline phase로 바꿔주는 작업이다. PCRAM의 주요 과제는 위상 변화 소자의 reset에 필요한 높은 전류(0.5mA)와 상대적으로 긴 set 시간이다. 시간이 지남이 따라 위상 변화 재료의 양이 급격히 감소하므로, 두 가지

공학/기술| 2021.04.11| 15페이지| 1,500원| 조회(335)

반도체, 반도체공정, PIDS

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진공펌프레포트

진공 펌프(Vacuum Pumps)펌프란 전동기나 내연기관 등의 원동기로부터 기계적 에너지를 받아서, 액체에 운동 및 압력에너지를 주어 액체의 위치를 바꾸어 주는 기계입니다. 펌프의 작동 원리에 따른 분류로는 크게 positive displacement 펌프와 entrapment 펌프로 나눌 수 있습니다.positive displacement pump : 기체를 진공 용기 외부로 제거하는 펌프로 rotary vane pump, turbo-molecular pump 등 대부분의 기계적인 펌프가 이에 속합니다.entrapment pump : 배기시킨 기체가 여전히 진공 용기나 펌프 속에 남아 있는 경우입니다. capture pump 라고도 부르며 진공 용기 내부의 공간으로부터 기체분자 수를 제거하기만 하면 압력이 낮아지므로 이런 것들도 펌프라고 부를 수 있습니다. sorption pump 나 cryo pump, ion pump가 이에 속합니다.1. Rotary Vane Pump일반적으로 실험실에서 저진공 용도로 가장 많이 사용되는 로터리 펌프의 구조와 작동 순서를 밑의 그림을 통해 설명하면, 일반적으로 간단하게 로터리 펌프(Rotary Pump)라고 명칭하기도 하며,오일 실드 로터리 배인 펌프(Oil Sealed Rotary Vane Pump)라고 부르기도 하는데 이를 직역하면 '기름이 발라진 회전 날개 펌프'라는 뜻입니다. 로터리 펌프는 이름과 같이 기름이 발라진 회전하는 날개를 이용해 챔버 내의 기체 분자들을 외부로 배출하는 가스 배출 방식으로 진공을 만들어냅니다.우선 펌프의 구조를 살펴보면 펌프 겉면(Stator)에는 기체 분자가 들어오는 흡입구(Inlet)와 밖으로 나가는 배출 밸브(Exhaust Valve)가 있고, 펌프 안에는 원통형의 챔버(Chamber)가 있고 챔버 안에 날개(Blade / Vane)가 달린 원형의 로터(Roter)가 있습니다. 로터에 달린 날개는 스프링에 의해 실린더 내벽으로 밀어 올려져로터와 실린더 사이의 공간을 막아줍니다. 빠른 속도로 회전하는 로터에 달린 날개와 원통형 챔버의 벽면 사이는 약 0.025mm 이 되도록 조립되며, 이 사이에는 오일이 채워져 윤활유의 역할과 마찰열의 냉각, 틈을 막아주는 실링 역할을 합니다. 오일은 오일 저장소에서 펌프 내부로 순환되고 압축된 기체 분자와 함께 배출 밸브를 통해 배출됩니다. 로터리 베인 펌프의 구동은 총 4단계로 흡입(Induction)-고립(Isolation)-압축(Compression)- 배기(Exhaust)의 순서로 진행됩니다.- 흡입 단계(Induction)로터가 처음 180° 회전하면 기체 분자가 챔버로 유도되고 로터에 의해 생성된 초승달 모양의 공간에 차게 됩니다.- 고립 단계(Isolation) - 위쪽의 날개가 흡입구를 통과하며 차단해 기체 분자를 고립시킵니다.- 압축 단계(Compression) - 로터가 더 회전해 낮은 쪽의 날개가 점차 올라오게 되면 기체 분자가 압축되고 가열되며 부피가 감소합니다.- 배기 단계(Exhaust) - 로터가 완전히 회전해 낮은 쪽의 날개가 배출 밸브 가까이 위치하면 기체 분자의 압력이 높아져 배출 밸브를 강제로 열며 압력이 낮은 외부(대기)로 배출됩니다.이렇게 4가지 단계를 반복하면서 기체분자를 밖으로 빼내고, 저진공을 만들어 줍니다.2. 흡착펌프 (Sorption Pump)앞에서 설명한 펌프는 ‘Positive Displacement’라고 했는데 이는 배기의 개념이 진공용기로부터 기체를 외부로 이동시킨다는 것에 있습니다. 하지만 실제의 경우 펌프의 임무는 진공용기 속의 압력만 떨어뜨리면 되는 것입니다. 그래서 흡착펌프의 경우, 배기해 낸 기체를 펌프 내부에 가두고 있기 때문에 capture 펌프(포획 펌프)라고 분류합니다. 이런 Capture 펌프의 특징은 펌프가 가둘 수 있는 기체 량이 제한되어 있다는 것입니다. 따라서 많은 양의 기체를 지속적으로 공급해야하는 공정에는 사용할 수가 없습니다. 또한 나중에 흡수한 기체를 방출시키고 재사용하기 때문에 유독석이나 폭발성 기체의 경우는 사용을 금해야 합니다. 그 원리는 넓은 표면적을 이용한 흡착입니다. 다공성 물질(porous materials)인 molecular sieve를 기체에 노출시키면 이 물질이 지닌 표면에 기체가 달라붙게 됩니다. molecular sieve는 synthetic dehydrated crystalline alumino-silicate(zeolite)로 미세구조를 가졌기 때문에 겉으로 보이는 기하학적인 표면에 비해 물질내부의 실제표면적은 엄청난 차이가 있는데 약 500 ~ 1000m2/g입니다.전체 구조는 단순하여 위의 그림과 같이 병 모양을 하고 있는데 몸체는 알루미늄이나 스테인레스강으로 되어 있고 병 모양의 입 쪽이 진공용기 쪽 line에 부착이 됩니다. 이 속에 molecular sieve 알갱이를 집어넣으면 됩니다. 작동원리에 대해 설명을 하면, 순환적인 과정이기 때문에 우선 진공용기와 펌프사이의 valve는 잠겨 있고, 펌프 속의 molecular sieve는 아주 깨끗한 상태에 있다고 가정하고 작동을 시작합니다. 그리고 진공용기 용량을 고려하여 2대의 흡착펌프가 연결되어 있다고 가정하면 보통 진공용기의 크기에 따라 2~3개를 연결하여 사용하게 됩니다.사용방법 ? 이미 진공용기에 부착된 병 모양의 금속 펌프의 아래쪽으로부터 절연용기로 덮어씌웁니다. (절연체는 스티로폼 등으로 만들어짐), 이 용기 속을 액체 질소로 채우고 약 20 ~ 30분간 냉각을 시킵니다, 첫 번째 펌프와 진공용기 사이의 Valve를 열고 이 때 기체를 빨아들이는 소리를 확인합니다, 어느 정도 시간이 지나면(보통 수분이내 또는 진공게이지의 눈금 강하 속도가 느려지면) 이 Valve를 닫고 두 번째 펌프와 연결된 Valve를 엽니다, 다시 일정시간 진공 게이지를 관찰하여 원하는 압력이 되면 Valve를 닫고 고진공펌프로 전환합니다.위의 과정들을 거치면 이미 흡착펌프(sorption pump)의 역할은 끝이 납니다. 즉, 일회용 초기배기펌프(roughing pump)로서의 역할만 하고 다른 저진공펌프에서처럼 보조펌프(backing pump)로서의 기능은 수행할 수 없습니다. 액체질소가 다 증발하면 다시 온도가 상승하고 이에 따라 molecular sieve 속에 갇혀 있던 기체가 방출되어 흡착펌프 내부 압력이 오르게 되는데 이 방출은 펌프에 붙어 있는 안전 Valve가 열리면서 급작스럽게 이루어집니다. 혹, 내부압력이 낮아 안전 Valve가 닫혀 있으면 다음의 Heating과정에서 열리게 됩니다.3. 확산 펌프(Diffusion Pump)확산 펌프중에서 오일 확산 펌프(Oil Diffusion Pump)에 대해 설명하면, 구조는 크게 히터(heater)와 jet assembly로 구성되어 있습니다. 히터에서 끓어 형성된 오일 증기가 증기탑을 따라 상승하다가 아래쪽을 향한 노즐에서 초음속(약 300m/초)으로 분출되는 것입니다. 이렇게 아래쪽을 향해 분사되면서 펌프주변으로 들어온 기체분자들을 함께 같은 방향으로 이동시켜 배기가 이루어집니다. 이때, 고분자 오일과 기체분자들의 충돌시 운동량 전달(momentum transfer)에 의해 기체분자가 아래쪽으로 향하게 되어 배기 됩니다.

공학/기술| 2021.04.11| 5페이지| 1,000원| 조회(285)

진공펌프, 진공공학, Vacuum pumps

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진공 게이지_레포트

Vacuum Gauge(진공 게이지) 종류1. Introduction게이지는 진공시스템에서 중요한 부분으로, 시스템 내에서 일어나는 일을 알 수 있다. 그리고 압력범위는 광범위하므로, 어떤 한 게이지로서 모든 범위를 다 커버할 수가 없다. 그러므로 여러 가지의 게이지가 필요한데, 각각의 게이지마다 사용범위가 다르므로 모든 압력범위를 읽기 위해서는 여러 종류의 게이지를 사용해야한다. Thermocouple Gauge(열전대 게이지), Pirani Gauge(피라니 게이지), Ionization Gauge(전리 게이지) 등을 주로 사용한다.2. Thermocouple GaugeThermocouple Gauge는 정확성이 높지 않으나 간단하여 Rough vacuum범위에서 사용하는 간단한 계측기이며, 온도를 측정하여 압력을 변화시켜 읽는다. Thermocouple 게이지는 한 개의 게이지 튜브와 control unit로 구성되어 있는데 그 게이지 튜브 안에는 필라멘트가 있다. 필라멘트에 용접되어있는 부분은 뜨거운 wire의 온도를 측정하는 Thermocouple이며, 그것은 온도가 아닌 압력단위로 측정된다. 대기압에서는 가열된 필라멘트와 많은 분자들이 충돌하며 가스 분자는 양과 관계가 있다. 즉 많은 분자를 가진 높은 압력에서는 많은 열이 wire로부터 빠져나오며, 따라서 그 wire의 온도는 낮아질 것이다. 그리고 가스를 Pumping하여 밖으로 빼내면 wire와 충돌하는 분자는 적고 따라서 wire는 높은 온도 상태가 될 것이다. wire의 온도와 압력은 선형관계가 아니므로 Thermocouple gauge 압력눈금은 선형이 아니게 된다. 다른 게이지들과 비교하면 Thermocouple gauge의 응답속도는 느리다. 왜냐하면 도선은 압력변화로써 열 상승과 하락에 시간을 필요로 하기 때문이다.3.Pirani Gauge물질이 가진 특성상 열이 발생하면 잔기저항이 증대하게 되는데 이를 이용한 Bridge Circuit의 구성에 의해 저항의 변화를 전기적 신호로 나타내는 방법으로 Bridge Circuit에서 저항의 변화에 의해 전압차이가 나는 것을 이용한 원리이다. 게이지와 비슷하게 작동하며 1Torr에서 10-3Torr 사이의 압력을 가장 잘 읽는다. 이 게이지의 모양은 게이지의 반응시간과 범위에 따라 다르며, 복잡한 디자인 때문에 Thermocouple 게이지보다 더 크고 비싸다.원래 Marcello Stefano Pirani가 1906년에 발명한 전통적인 Pirani 진공게이지는 가스 압력 매체에 노출된 튜브에 매달린 뜨거운 금속 와이어를 기반으로 한다. Pirani 게이지는 가열된 전선에서부터 주변가스까지 진공 압력 의존 열 전도성을 측정합니다. 가열된 Pirani 센서 필라멘트는 일반적으로 얇은 텅스텐 또는 백금 와이어로 만들어진다.가스분자가 필라멘트 와이어와 충돌함에 따라 열은 열선으로부터 전달된다. 이러한 열 손실은 가스 압력의 합수이며, 낮은 압력에서 가스 분자사이의 낮은 가스 밀도 및 긴 평균자유행정은 낮은 열 전도성을 제공한다. 고압에서는 분자 사이의 높은 가스 밀도와 평균자유행정이 높은 열 전도성을 초래한다.위 그림은 Pirani 휘트스톤브리지회로그림이고, 그림 속에서 Pirani 와이어 필라멘트는 일반적으로 균형 잡힌 휘트스톤브리지회로에서 작동한다. 이 회로에서 브리지의 한쪽 레그가 Pirani 필라멘트이고 브리지회로의 다른 세 가지 요소가 회로의 균형과 온도를 보상 하게 된다. 필라멘트 와이어는 일정한 온도로 유지되고 가스 밀도가 변하여 열전도도가 변할 때 그에 따라 와이어의 온도를 유지하기 위해 에너지가 필요로 하게 된다. 따라서, 휘트스톤브리지에 인가되는 전압이 진공 압력이 되고, 브리지 측정 전압은 진공 압력 값으로 변환된다. Pirani 게이지는 가스의 열전도도를 측정하는 게이지이므로 가스의 특성에 따라 다르게 측정된다.4. Ionization Gauge고진공에서 흔히 사용되는 게이지이며, 분자 성질을 이용하여 작동되는데, 기체원자나 분자에 에너지를 가하면 전자를 잃고 전하를 띄게 된다. 이 전하를 분자(이온)들이 다시 중성이 되기 위해 전자를 얻게 될때 카운트된다. 또한 이 게이지는 10-2에서 10-4Torr의 압력 범위에서 사용될 수 있는데 주로 10-4에서 10-10Torr 사이에 사용되며 이 범위 이상에서는 수치 30∼50% 이내의 정확도가 기대된다. 이것은 또 high vacuum작업을 위해 가장 광범위하게 사용되는 게이지이며, 그 종류는 유리용기, 금속용기로 되어 있는 것 그리고 chamber에 직접 설치된 Nude 게이지가 있다. chamber내의 가스를 이온화 시키고, 이때 이온화된 기체 양이온의 개수에 비례하여 증가하게 되는 이온전류를 측정하여 계산하는 방법을 사용합니다.

공학/기술| 2021.04.11| 3페이지| 1,000원| 조회(186)

진공공학, 진공 게이지, 진공 게이지 종류

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반도체공정 Report-4 평가A좋아요

1. Short Channel Effect (SCE)현대의 반도체 산업은 scale down을 지속적으로 시행하고 있고, 소자의 크기가 줄어드는 것으로 다양한 문제가 발생하고 있다. 그 중 하나의 큰 부분이 바로 ‘Short Channel Effect (SCE)’이다. 이름 그대로 channel의 길이가 짧아져서 발생하는 현상이다. SCE는 여러 가지 문제를 가져온다. 그 중 하나로 우선 threshold voltage roll-off현상이 있다. N-MOSFET에서 source와 drain은 substrate와 p-n+ junction을 이루고 있다. 따라서 channel영역으로 공핍층이 형성된다. Long channel에서는 channel영역으로 확장된 공핍층이 전체 channel영역에 비해 작은 부분이였으며, gate voltage가 channel영역에 형성된 공핍층의 space charge 전부를 컨트롤한다고 볼 수 있었다. 하지만 short channel이 되면서 S/D – substrate junction에 의해 channel 영역으로 확장된 공핍층이 전체 channel영역에 대해 차지하는 비율이 증가했으며, gate에 의해 컨트롤되는 space charge가 감소되었다. 이것은 전압이 원래의 threshold voltage에 도달하기 전에 공핍층이 전부 형성되어 inversion point가 될 수 있음을 의미한다. 이를 수식을 통해서도 확인할 수 있다. Long channel에서의 문턱 전압 식은 다음과 같다.Short channel에서는 gate 전압이 threshold voltage에 도달하기 전에 space charge가 값에 도달하게 되고 이런 영향으로 문턱전압이 감소한다. SCE에 의한 threshold voltage 변화는 Fig.1의 parameter를 통해 결정할 수 있다. Fig.1에서 는 S/D에서 확산된 junction depth이며, inversion point에서 S/D접합의 전위장벽의 높이가 라고 가정하여 식 를 사용한다상은 최소화해야 한다. 즉 값을 최대한 작게 만들어주는 것이 좋다. 그러기 위한 방법으로 위 식에서 3가지 방법을 찾아볼 수 있다. 첫 번째는 substrate의 도핑 농도인 를 줄이는 방법이다. 가 클수록 roll-off가 더 잘 일어나는데, 이는 space charge density가 증가하면 전체 중에서 S/D junction이 차지하는 space charge의 절대값이 증가하여 roll-off가 더 많이 일어나는 것으로 이해할 수 있다. 하지만 의 값은 또한 바꾸며 값의 감소는 junction breakdown을 더 잘 발생하도록 만들 수 있다는 것을 고려해야 한다. 두 번째는 junction depth인 값을 감소시키는 것이다. 의 감소는 S/D junction에 의해 확장된 공핍층의 두께를 감소시키므로 roll-off를 줄일 수 있다. 를 줄이는 방법 중 하나로 Shallow S/D Extensions이 있다. 그 그림이 Fig.2에 나타나있다.를 줄이기 위해서는 S/D의 깊이 자체를 줄이면 된다. 하지만 그렇게 되면 S/D에서의 contact저항이 증가하여 device의 on-state current에 안 좋은 영향을 끼치는 문제가 발생한다. 그래서 Fig.2처럼 channel과 가까운 영역의 S/D깊이만을 감소시켜 S/D contact 저항을 거의 증가시키지 않으면서 의 실질적인 값을 감소시키는 방법을 사용했다. 마지막 세 번째 방법은 를 증가시키는 것이다. 의 증가는 gate oxide에서의 에너지 전달이 더 잘 되게 하여 gate controllability를 증가시키는 방법이다. 이므로, 를 증가시키기 위해서는 를 증가시키거나 를 감소시켜야 한다. 우선 를 감소시키는 것은 간단하겠지만, 이미 scale down에 의해 많이 감소된 상황이라서 더 감소시키면 gate tunneling leakage가 발생한다는 문제가 있다. 그래서 를 증가시키는 방법을 모색해 볼 필요가 있다. 즉, 기존에 gate insulator로 사용되던 silicon octric constant를 가져 현재도 많은 부분에 사용되고 있다. 하지만 high-k물질이라고 장점만 가지는 것은 아니다. 대체적으로 dielectric constant가 높을수록 band gap이 작아지는 특성을 보이며, band offset 차이로 인해 barrier의 높이가 낮아서 silicon oxide에 비해 절연특성이 떨어져 누설전류가 더 많이 발생한다는 문제가 있다. 또한 trap state가 더 많아서 carrier가 gate insulator에 trap되기 쉽다는 문제도 있다. Gate insulator에 carrier가 trap되면 threshold voltage가 변하는 등의 문제가 발생한다. 이런 문제들 때문에 gate insulator로 high-k 물질의 single layer가 아니라 silicon oxide와 같이 사용하여 multi-layer로 사용하는 등의 방법이 사용되고 있다.SCE로 인해 channel의 길이가 짧아지면 drain쪽 공핍층에서 높은 전계가 걸리게 된다. 이 높은 전계는 impact ionization과 hot electrons를 발생시키는 문제가 있다. N-MOSFET 기준으로 생각해보면, impact ionization으로 인해 drain쪽 공핍층에서 EHP(Electron-Hole Pair)가 형성되는데, 그 중 정공은 공통으로 접지된 source나 substrate로 끌려간다. 근데 substrate로 끌려가면 substrate물질에 의해 전압강하가 발생하고, 그 결과 source와 substrate간의 전압차가 발생하여 source의 전자가 substrate로 주입된다. 이것은 npn transistor에서 emitter의 전자가 base로 주입되는 것과 유사하다. 이 전자들은 drain까지 이동하는 중에 충분한 에너지를 얻어 impact ionization으로 새로운 EHP를 형성시켜서 chip내의 다른 device에 영향을 끼치게 된다. 이때 drain은 BJT의 collector와 유사한 역할에 의해 생긴 전자 중 일부와 channel이 짧아짐으로써 강한 전계를 받은 전자들은 높은 속도와 에너지를 가질 수 있다. 이렇게 고속, 고에너지를 가지는 전자를 hot electron이라고 한다. 이런 hot electron은 gate전압에 의해 oxide영역으로 끌려가게 되는데, 에너지가 높기 때문에 Si-SiOx interface와 충돌해 defects, traps, fast states등을 형성시킬 수 있으며, tunneling등을 통해 oxide에 trap될 수도 있다. Interface에 형성된 defect등은 C-V curve를 shift시키고, threshold voltage를 shift시키는 등 다양한 문제를 발생시킨다. 또한 oxide안에 trap된 전자들이 쌓이면서 threshold voltage를 증가시키는 문제를 발생시킨다.위에서 설명한 impact ionization과 hot electrons에 대한 문제는 drain영역에서의 강한 전계에 의해 발생한다. 또한 전계가 증가할수록 BJT의 breakdown문제가 더 발생하게 된다. 이것을 막기 위해 나온 방법이 Lightly Doped Drain(LDD)이다. LDD에 대해 설명된 그림이 Fig.3에 나와있다.Drain 영역에서 전계는, 다른 영향도 물론 받지만 n+로 도핑된 drain영역의 영향 또한 받는다. 그렇지만 drain(or source)의 도핑농도를 전부 감소시켜버리면, conductivity감소 및 drain영역으로의 공핍층 확장에 의해 drain영역의 저항이 심각하게 증가해버리는 문제가 있다. 그래서 drain영역에서도 channel의 가까운 영역만을 n-로 도핑하는 방법이 나왔고 그것이 LDD이다. LDD를 사용하면 공정상의 복잡성이 추가되고 drain영역의 저항이 증가한다는 단점이 있지만, 성능이 현저하게 개선된 소자를 얻을 수 있다.2. DIBL (Drain Induced Barrier Lowering)MOSFET에서 S/D과 substrate는 p-n+ juncti고, 그로 인한 문제가 발생하였다. drain 전압이 증가하게 되면 drain접합에서의 공핍층이 확장되고(reverse bias이기 때문), short channel에서는 결국 두 공핍층이 합쳐져 하나의 공핍층이 된다. 이를 punch-through라고 한다. Punch-through가 발생하면 합쳐진 공핍층을 통해 carrier가 이동해서 drain전류가 급격히 증가하는 문제가 발생한다. 그런데 실제로는 punch-through상태가 되기 전부터 drain전류가 급격히 증가하기 시작한다. 이것이 바로 DIBL에 의한 것이며, near punch-through라고도 불린다. Fig.4는 DIBL에 대해 설명하기 위한 long channel과 short channel에서의 Source-Channel-Drain energy band diagram이다.Fig.4에서 S/D과 channel의 energy level차이는 곧 potential barrier로써, 이 barrier를 넘어 확산하는 전자들이 곧 channel에 흐르는 전류가 된다. 그런데 공핍층 사이의 간격이 너무 짧으면 band가 bending된 부분이 겹치기 시작하고 barrier의 높이가 낮아진다. 이렇게 potential barrier의 높이가 낮아지는 현상이 DIBL이며, 이 때문에 실제적으로 punch-through가 발생하기 전부터 drain전류가 급격히 증가한다. 이는 on-state 전류를 필요이상으로 증가시킬 수도 있으며, gate 전압이 인가되지 않아 channel이 형성되지 않았더라도 drain전압만 크면 전류가 흐르는, 즉 off-state전류를 증가시켜 버리는 문제를 발생시킨다. 이러한 punch-through 혹은 DIBL을 막기 위한 해결책으로 HALO implant(or HALO doping)가 있다. Fig.5는 HALO doping영역을 만들어준 MOSFET의 그림이다.Fig.5에서 보듯이 source와 drain영역에 인접한 channel의 아래부분에 p+로 도핑을 해주때

공학/기술| 2021.04.11| 10페이지| 1,000원| 조회(303)

반도체, 반도체공정, 반도체공학

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