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RC 및 RL 직렬회로, RC 및 RL 병렬회로 결과레포트

RC 및 RL 직렬회로, RC 및 RL 병렬회로결과레포트1. 실험 제목1) RC 및 RL 직렬회로2) RC 및 RL 병렬회로2. 실험 결과1) RC 및 RL 직렬회로회로 사진오실로스코프 파형17.4.117.4.217.4.317.4.4[표 17-1]의 주기의 주기절대차위상차33.350[μs]33.544[μs]8.40[μs]90.67[표 17-2]의 주기의 주기절대차위상차100.54[μs]99.85[μs]24.76[μs]89.136[표 17-3](이론값)(이론값)(실험값)17.9[V]8.8[V]19.946[V]6.258[mA]7.041[V]1110[Ω]482[Ω]1125.12[Ω][표 17-4](이론값)(이론값)(실험값)19.5[V]5.4[V]20.233[V]1.413[mA]7.046[V]4865[Ω]1257[Ω]4986.55[Ω]2) RC 및 RL 병렬회로회로 사진[표 18-1](실험값)(이론값)(이론값)42.402[mA]6.424[mA]41.933[mA]42.4227.049[V]166.246.3×10-3157[Ω][표 18-2](실험값)(이론값)(이론값)16.538[mA]6.700[mA]14.782[mA]16.2297.040[V]425.682.1×10-3430[Ω]3. 결과 검토1) RC 및 RL 직렬회로(1) [표 17-1]에서 RC 직렬회로의 위상차가 90.67°로 오차를 감안하면 이론값 90°와 같다.(2) [표 17-2]에서 RL 직렬회로의 위상차가 89.136°로 오차를 감안하면 이론값 90°와 같다.(3) [표 17-3]에서 의 값은 19.946[V]로 오차를 감안하면 교류전원 V1의 20VPP와 같다.(4) [표 17-3]에서 임피던스 의 이론값은 1110[Ω]이고 실험값은 1125.12[Ω]이고, [%]오차는 약 1.36%이다.(5) [표 17-4]에서 의 값은 20.233[V]로 오차를 감안하면 교류전원 V1의 20VPP와 같다.(6) [표 17-4]에서 임피던스 의 이론값은 4865[Ω]이고 실험값은 4986.55[Ω]이고, [%]오차는 약 2.50%이다.(7) PSpice 시뮬레이션[그림 17-11]의 실험 회로를 시뮬레이션하여 과 의 위상차를 구하라. 이때 교류전원 V1 = 20[KHz], 20VPP 정현파를 인가하고, R1 = 4.7[KΩ], L1 = 10[mH]를 연결하라.2) RC 및 RL 병렬회로(1) [표 18-1]에서 의 값은 42.422로 전체 전류 와 오차를 감안하고 일치한다.(2) [표 18-1]에서 임피던스 의 이론값은 157[Ω]이고 실험값은 166.24이며 [%]오차는 약 5.89%이다.(3) [표 18-2]에서 의 값은 16.229로 전체 전류 와 오차를 감안하면 일치한다.(4) [표 18-2]에서 임피던스 의 이론값은 430[Ω]이고 실험값은 425.68이며 [%]오차는 약 1.00%이다.(5) PSpice 시뮬레이션① [그림 18-9]에서 저항 R1을 추가한 이유를 설명하라.시뮬레이션 환경에서는 도선의 저항이 없어 인덕터로 연결된 회로를 Short circuit으로 인식해 오류가 발생하기 때문에 1옴 저항을 추가해준다.② [그림 18-7]의 RC 병렬회로를 시뮬레이션하여 과 의 위상차를 구하라.절대차가 250μs이고, 주기는 1000μs 이므로 위상차는 90°이다.4. 셀프테스트1) RC 및 RL 직렬회로(1) RC 직렬회로에서 위상이 90°로 앞서는 것은 ()의 파형이다.(2) 교류신호의 주기는 위상 각도로는 (360°)이다.(3) 크기와 방향을 가진 물리량을 (벡터)라고 한다.(4) 저항과 리액턴스를 포함한 회로 전체 저항을 (임피던스)라 하며, 로 표시한다.(5) RL 직렬회로에서 위상이 90° 앞서는 것은 ()이다.(6) 다음은 교류전류의 실효치에 대한 설명이다. 옳지 않은 것은 무엇인가?④ 교류전류의 최대치를 이라 할 때, 실효치는 이다.- 이므로 0.707이다.(7) 오실로스코프의 (Measure) 버튼을 이용하면 위상차를 측정할 수 있다.(8) 두 파형간의 절대차가 5[μs]로 측정되었다. 주기가 20[μs]라면 두 파형간의 위상차는 얼마인가?(20 : 360° = 5 : 위상차) 이므로 위상차는 90°이다.③ 90°2) RC 및 RL 병렬회로(1) RC 병렬회로에서 위상이 90° 앞서는 것은 ()의 파형이다.(2) RC 병렬회로는 (전압)에서 위상차가 생길 수 없다.(3) RL 병렬회로에서 위상이 90° 앞서는 것은 ()의 파형이다.(4) RL 병렬회로는 (전압)에서 위상차가 생길 수 없다.(5) 임피던스의 역수인 은 (어드미턴스)라고 하며 로 표시한다.(6) 용량성 리액턴스의 역수인 을 용량성 (서셉턴스)라고 하며, 로 표시한다.(7) 저항의 역수인 은 (컨덕터스)라고 하며, 로 표시한다.(8) 어드미턴스와 서셉턴스 및 컨덕턴스의 단위는 동일하게 (지멘스 [S])이다.5. 고찰1) RC 및 RL 직렬회로이번 실험에서는 RC 및 RL 직렬회로를 구성하고 오실로스코프로 파형을 측정한 후 위상차 등을 측정하였다. 처음 절대차를 측정하였을 때는 주기의 1/4값이 나오지 않았다. 하지만 오실로스코프의 프로브1로 측정한 값은 으로, 오실로스코프의 Math 기능을 사용하여 프로브1에서 측정된 값에서 프로브2에서 측정된 값을 빼 의 파형을 구하였다. 이후 멀티미터를 이용해 를 구했다. 실험 17의 모든 실험에서 20VPP의 전압을 사용했는데, 주파수에 변화를 주어 여러 번 측정했을 때 에 약간의 오차가 생겼다. 7.041[V], 7.046[V], 7.049[V]와 같은 값들이 나왔는데, 실험 중 프로브를 접촉하는 과정에서 오차가 발생한 것으로 생각된다.2) RC 및 RL 병렬회로이번 실험에서는 RC 및 RL 병렬회로의 특성을 실험하였다. 멀티미터의 교류전류 측정 모드로 전류를 측정하였는데, 전체 전류가 저항과 커패시터 및 인덕터로 나뉘어 질 때, 각각의 전류를 제곱하여 더한 값이 전체 전류와 같은지를 확인하는 실험을 진행하였다. 이후 을 측정하고 옴의 법칙을 이용해 임피던스를 앞서 구한 실험값으로 계산하여 구했다. 임피던스의 실험값과 이론값에 차이가 조금씩 발생했는데, 이는 저항과 인덕터의 허용오차로 발생한 것으로 보인다.

공학/기술| 2022.11.06| 6페이지| 1,000원| 조회(295)

직렬회로, RL, RC, 병렬회로

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RC 및 RL 직렬회로, RC 및 RL 병렬회로 예비레포트

RC 및 RL 직렬회로, RC 및 RL 병렬회로예비레포트1. 실험 제목1) RC 및 RL 직렬회로2) RC 및 RL 병렬회로2. 실험 주제1) RC 및 RL 직렬회로- RC 직렬회로의 특성을 실험한다.- RL 직렬회로의 특성을 실험한다.- RC 직렬회로와 RL 직렬회로의 전압 위상차를 오실로스코프로 측정한다.2) RC 및 RL 병렬회로- RC 병렬회로의 특성을 실험한다.- RL 병렬회로의 특성을 실험한다.- RL 병렬회로의 전류 위상차를 시뮬레이션으로 확인한다.3. 실험 장비1) RC 및 RL 직렬회로실험 기기: 오실로스코프 1대, 파형발생기 1대, 디지털 멀티미터 1대, 브레드보드 1개회로 부품: 저항 1[KΩ], 4.7[KΩ] 각 1개, 커패시터 22[nF] 1개, 인덕터 10[mH] 1개2) RC 및 RL 병렬회로실험 기기: 오실로스코프 1대, 파형발생기 1대, 디지털 멀티미터 1대, 브레드보드 1개회로 부품: 저항 1[KΩ] 1개, 커패시터 1[μF] 1개, 인덕터 5[mH] 1개4. 관련이론1) RC 및 RL 직렬회로지금까지는 주로 저항, 커패시터, 인덕터 등 개별 소자의 특성을 알아보았다. 이번 실험에서는 저항과 커패시터 또는 저항과 인덕터를 직렬로 연결한 RC 직렬회로 및 RL 직렬회로의 특성을 살펴본다. 이러한 회로에서 나타나는 가장 큰 특징은 저항과 다른 소자(인덕터 및 커패시터) 간에 나타나는 전압의 위상차다. 먼저 RC 직렬회로에 대해서 살펴보자.- RC 직렬회로[그림 17-1]은 RC 직렬회로다. 이 회로는 저항 R1과 커패시터 C1이 직렬로 연결되어 있고, 교류전원 V1이 인가되어 있다. 여기서 커패시터에는 전류의 위상이 전압보다 90° 앞선다. 반면에 저항에서는 전류와 전압의 위상이 같다. [그림 17-1]은 직렬회로이므로 R1과 C1d에는 같은 전류가 흐르며 위상차가 생기지 않는다. 결국 커패시터에 의해 생긴 위상차는 전압으로 나타나게 되며, 저항에 걸리는 전압 VR1의 위상이 커패시터에 걸리는 전압 VC1보다 90° 앞선다.[그림 식 (17.5)의 분모는 RC 직렬회로의 총 저항이다. 이와 같이 저항과 리액턴스를 포함한 회로 전체의 저항을 임피던스(Impedance)라 하며, Z로 표시한다. 따라서 RC 직렬회로의 임피던스 Z는 다음과 같이 나타낼 수 있다.(17.6)- RL 직렬회로[그림 17-4]는 RL 직렬회로다. 이 회로는 저항 R1과 인덕터 L1이 직렬로 연결되어 있다. 인덕터에서는 전압의 위상이 전류보다 90° 앞선다. 반면에 저항에서는 전류와 전압의 위상이 같다. [그림 17-4]에서 R1과 L1은 직렬로 연결되어 있으므로 전류에는 위상차가 생기지 않는다. 결국 인덕터에 의해 생긴 위상차는 전압으로 나타나며, 인덕터에 걸리는 전압 VL1의 위상이 VR1보다 90° 앞선다.[그림 17-4] RL 직렬회로[그림 17-5]는 VL1과 VR1의 파형으로 VL1의 위상이 VR1보다 1/4 주기(90°)만큼 앞선다.[그림 17-5] RL 직렬회로의 위상차VL1과 VR1 간의 90°의 위상차가 있으므로 [그림 17-6]과 같이 페이저도로 그릴 수 있다. 그림에서는 위상이 앞선 VL1을 Y축으로, 위상이 뒤진 VR1을 X축으로 그렸다.[그림 17-6] RL 직렬회로의 페이저도[그림 17-6]에서 삼각형 OAB에 피타고라스 정리를 적용하면, 이 되며, 이로부터 식 (17.7)_과 같이 V1을 구할 수 있다.(17.1)[그림 17-6 ]에서 이므로, 식 (17.8)와 같이 위상각 를 구할 수 있다. 위상각 를 알면 페이저도를 보다 정확하게 그릴 수 있다.(17.8)한편, [그림 17-4]의 RL 직렬회로를 흐르는 전류를 라 하면, VL1과 VR1은 식 (17.9)과 같이 나타낼 수 있다. 식에서 XL1은 인덕터의 유도성 리액턴스다., (17.9)식 (17.9)을 식 (17.7)에 대입하면 식 (17.10)를 얻을 수 있으며, 이를 정리하여 식 (17.11)와 같이 전류 를 구할 수 있다.(17.10)(17.11)식 (17.11)의 분모는 RL 직렬회로의 임피던스가 된다. 따라서 RL 직렬회로를 흐르는 전류는 같고, 저항에 따라 전압이 다르다. 병렬회로에서는 각 저항에 걸리는 전압은 같고, 전류는 저항에 따라 다르다. 이러한 원리로 이전 실험에서 다룬 RC 및 RL 직렬회로의 경우, 전류는 위상차가 없다. 반면에 저항과 커패시터(또는 인덕터)에 걸린 전압 간에는 90°의 위상차가 발생하였다. 이러한 위상차를 고려하여 교류전원 V1이나 임피던스 Z를 구할 때 페이저도와 벡터합을 이용하였다. 이는 크기와 방향이 다른 물리량을 단순히 합산하면 올바른 결과를 얻을 수 없기 때문이다. 이번 실험에서는 RC 및 RL 병렬회로를 다룬다. 짐작할 수 있겠지만, 병렬회로이기 때문에 전압에 위상차가 없다. 반면에 저항과 커패시터(또는 인덕터)를 흐르는 전류에서는 위상차가 발생한다. 이러한 예비 지식을 가지고 RC 및 RL 병렬회로를 살펴보자.- RC 병렬회로[그림 18-1]은 RC 병렬회로다. 이 회로는 저항 R1과 커패시터 C1이 병렬로 연결되어 있다. V1은 교류전원이다. 전체 전류 는 저항 R1과 커패시터 C1으로 나뉘어 흐른다. 저항을 흐르는 전류는 , 커패시터를 흐르는 전류는 으로 각각 표시하였다.커패시터에서는 전류의 위상이 전압보다 90°앞선다. [그림 18-1]은 병렬회로이므로 전압에서는 위상차가 생길 수 없다. 따라서 RC 병렬회로에서는 전류에서 위상차가 발생하며, 의 위상이 보다 90° 앞선다.[그림 18-1] RC 병렬회로[그림 18-2]는 RC 병렬회로의 위상차로, 이 에 비하여 1/4 주기(90°)만큼 앞선다. 이는 RC 직렬회로에서 VC1이 VR1에 비하여 90° 느린 것과 대조된다.[그림 18-2] RC 병렬회로의 위상차[그림 18-3]은 이 의 위상차를 고려하여 작성한 페이저도다. 위상이 앞선 을 Y축으로, 위상이 뒤진 을 X축으로 그렸다.[그림 18-3] RC 병렬회로의 페이저도전체 전류 는 두 벡터 과 의 벡터합이므로 그림과 같이 대각선 방향의 사선이 된다. 삼각형 OAB에 피타고라스 정리를 적용하면, 이 된다. 이로부터 식 (18.1° 느린 것과 대조된다.[그림 18-5] RL 병렬회로의 위상차[그림 18-6]은 과 의 위상차를 고려하여 작성한 페이저도다. 위상이 앞선 을 X축으로, 위상이 뒤진 을 -Y축으로 그렸다.[그림18-6] RL 병렬회로의 페이저도전체 전류 는 두 벡터 과 의 벡터합이므로 그림과 같이 대각선 방향의 사선이 된다. 삼각형 OAB에 피타고라스 정리를 적용하면, 이 된다. 이로부터 식 (18.8)과 같이 전체 전류 를 구할 수 있다.(18.8)[그림 18-6]에서 이므로, 식 (18.9)와 같이 위상각 를 구할 수 있다.(18.9)[그림 18-4]의 RL 병렬회로이므로 R1과 L1에 걸리는 전압은 동일하게 V1이다. 따라서 과 은 식 (18.10)과 같이 나타낼 수 있다. 이때 식에서 XL1은 인덕터의 유도성 리액턴스다., (18.10)식 (18.10)을 식 (18.8)에 대입하면 식 (18.11)를 얻을 수 있으며, 이를 정리하여 식 (18.12)와 같이 전체 전류 를 구할 수 있다.(18.11)(18.12)식 (18.12)에서 V1은 회로에 인가한 교류전압이므로 옴의 법칙에 따르면, RL 병렬회로의 임피던스 Z는 다음과 같이 나타낼 수 있다.(18.13)어드미턴스 Y, 유도성 서셉턴스 BL 및 컨덕턴스 G를 적용하면 식 (18.13)을 식 (18.14)와 같이 간단히 표시할 수 있다.(18.14)5. 실험 방법1) RC 및 RL 직렬회로- 17.4.1 RC 직렬회로의 위상차(1) [그림 17-10]의 실험 회로를 구성하라. 저항 R1 = 1[KΩ], 커패시터 C1 = 22[nF]을 각각 연결하라.(2) 교류전원 V1 = 30[KHz], 20VPP의 정현파를 인가하라.(3) 오실로스코프의 채널 1로 VR1을, 채널 2로 VC1을 측정하여 파형이 화면에 동시에 표시되도록 하라.(4) 채널 2에 파형이 표시되도록 채널 1에 연결된 프로브의 접지 단다를 회로에서 떼어내라.(5) 오실로스코프로 VR1과 VC1의 주기를 측정하여 [표 17-1]에 기록하라.(6) VR1과 VC(교류전류 측정 모드로 설정)로 측정하라. 멀티미터로 츠정한 전류 는 실효치다.(6) 멀티미터(교류전압 측정 모드)의 프로브와 파형발생기의 출력 프로브를 직접 연결하여 V1의 실효치(V1rms)를 측정하고, [표 17-3]에 기록하라.(7) 옴의 법칙 의 식으로 임피던스 의 실험값을 구하여 [표 17-3]에 기록하라.(8) [표 17-3]에 임피던스 의 이론값을 미리 제시하였다. 실험값과 이론값이 서로 같은지 확인하라.- 17.4.4 RL 직렬회로의 특성(1) [그림 17-11]의 실험 회로를 구성하라. 저항 R1 = 4.7[KΩ], 인덕터 L1 = 1[mH]를 각각 연결한다.(2) 교류전원 V1 = 20[KHz], 20VPP의 정현파를 인가하라.(3) 오실로스코프로 VR1과 VL1의 주기를 측정하여 [표 17-4]에 기록하라.(4) 을 계산하여 [표 17-4]에 기록하라. 계산값이 V1의 값(20VPP)와 같은지 확인하라.(5) [그림 17-13]의 실험회로에 흐르는 교류전류 를 멀티미터로 측정하여 표에 기록하라.(6) 멀티미터의 프로브와 파형발생기의 출력 프로브를 직접 연결하여 V1의 실효치(V1rms)를 측정하고, [표 17-4]에 기록하라.(7) 옴의 법칙 의 식으로 임피던스 의 실험값을 구하여 [표 17-4]에 기록하라.(8) [표 17-4]에 임피던스 의 이론값을 미리 제시하였다. 실험값과 이론값이 서로 같은지 확인하라.2) RC 및 RL 병렬회로- 18.4.1 RC 병렬회로(1) [그림 18-7]의 실험 회로를 구성하라. 저항 R1 = 1[KΩ], 커패시터 C1 = 1[μF]을 각각 연결하라.(2) 교류전원 V1 = 1[KHz], 20VPP의 정현파를 인가하라.(3) 전체 전류 와 가지전류 및 을 멀티미터(교류전류 측정 모드)로 측정하여 [표 18-1]에 기록하라.(4) 을 계산하여 [표 18-1]에 기록하라. 계산값이 전체 전류 의 측정값과 같은지 확인하라.(5) 멀티미터 교류전압 측정 모드)의 프로브와 파형발생기의 출력 프로브를 직접 연결하여 .

공학/기술| 2022.11.06| 15페이지| 1,000원| 조회(286)

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FPGA Board를 이용한 FSM회로의 구현 (up-counter) 결과레포트

FPGA Board를 이용한 FSM회로의 구현 (up-counter)결과레포트1. 실험 제목1) FPGA Board를 이용한 FSM회로의 구현 (up-counter)2. 실험 결과simulation waveformFPGA board 사진3. 고찰이번 실험에서는 기초 Up-Counter를 verilog 언어로 구현하고 시뮬레이션 결과를 확인한 뒤, FPGA로 동작해 결과를 확인하였다. 동기 카운터 설계를 할 때에는 간단한 up카운터 일지라도 진리표를 그리고 카르노 맵으로 논리를 간소화한 뒤 회로를 구성해야 했다. 그에 비해 Verilog HDL과 FPGA를 이용해 카운터를 설계할 때는 count = count + 1; 과 같이 간단한 코드로 논리를 만들 수 있어서 간편했다. 또 배열 형태로 되어있는 레지스터의 출력을 관찰할 때 10진수 형식으로 관찰하여 카운터의 동작을 쉽게 확인할 수 있었다.모듈 코드를 작성할 때에 reset을 비동기 입력이 아닌 동기 입력으로 clk가 상승 에지일 때 작동하도록 했기 때문에 FPGA 보드를 이용해 reset 동작을 할 때에도 reset 입력을 먼저 HIGH로 놓은 후 clk를 작동시켜 출력을 초기화했다. 모듈 코드에서 if(reset==1) count=4’b0000; 코드를 always문 밖에 작성하면 비동기 초기화를 할 수 있을 것으로 생각된다.

공학/기술| 2022.11.06| 2페이지| 1,000원| 조회(174)

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FPGA Board를 이용한 FSM회로의 구현 (up-counter) 예비레포트

FPGA Board를 이용한 FSM회로의 구현 (up-counter)예비레포트1. 실험 제목1) FPGA Board를 이용한 FSM회로의 구현 (up-counter)2. 실험 목표1) Hardware Description Language(HDL)을 이해하고 그 사용방법을 익힌다2) Field Programmable Gate Array(FPGA) board의 용도 및 기능을 파악하고 설계한 Digital IC를 검증하는 방법을 익힌다.3. 실험 장비 및 부품- Digilent Nexys4 FPGA Board- Vivado Design Suite 2014.44. 관련이론1) FPGAFPGA(Field-Programmable Gate Array)는 설계 가능 논리 소자와 프로그래밍이 가능한 내부 회로가 포함된 반도체 소자이다. 설계 가능 논리 소자는 AND, OR, XOR, NOT, 더 복잡한 디코더나 계산기능의 조합 기능같은 기본적인 논리 게이트의 기능을 복제하여 프로그래밍할 수 있다.[1]넓은 평야 (field)의 바둑판처럼 규칙적인 구획을 가진 배열 (Array)을 프로그래밍Filed(사용자)에서 프로그래밍이 가능한 Gate array(디지털 회로 반도체)이다.간편하게 설계한 로직을 반복적으로 이식할 수 있고, 업데이트가 가능하다는 등의 장점이 있지만, 대량으로 생산하는 경우 비용이 높고 칩의 면적이 크고 발열이 많다는 등의 단점도 있다.2) Hardware Description Language (HDL)Hardware Description Language는 전자회로를 정밀하게 기술하는 데 사용하는 컴퓨터 언어이다. 흔히 HDL이라고 줄여 쓰기도 한다. 회로의 원하는 동작을 기술할 수도 있고, 원하는 회로 구조를 기술할 수도 있으며 시뮬레이션을 통해 제대로 동작하는지 검증할 수도 있다. HDL의 문법과 의미는 소프트웨어 프로그래밍 언어와 달리 하드웨어의 주요한 특징인 시간과 동시성를 표현할 수 있는 표기들이 명시적으로 존재한다.HDL은 두 가지 종류의 시스템을 설계하기 위해 만들어졌다. 프로세서나 기타 여러 가지 디지털 칩과 같은 특정한 집적회로를 설계하기 위해 사용된다. 이런 경우 HDL은 회로가 설계되고 만들어지기 전에 그 회로의 동작을 예측하는 모델을 제공한다. 두 번째는 FPGA같은 PLD를 프로그램하기 위해 사용한다. HDL로 작성된 코드는 로직 컴파일러를 이용하여 컴파일한 후 해당 기기에 올려진다. 대개의 경우, 테스트를 진행하며 여러 번 코드를 수정하여 기기에 올려볼 수 있다. HDL의 시뮬레이터는 디지털 기기의 실제 클럭과 유사한 리셋 가능한 클럭을 유지하고 설계자가 코드를 디버그하기 위해 특정 시간 동안의 다양한 레지스터의 값들을 볼 수 있도록 해준다. [2]3) 동기식 카운터동기 카운터는 클록 펄스에 모든 플립플롭이 동시에 동작한다. 병렬로(동기화되어) 작동하기 때문에 동기 카운터라 불린다.[4] 원하는 동작에 대한 진리표를 그리고, 그에 맞게 플립-플롭을 이용하여 회로를 구성하면 원하는 동작을 수행하는 회로를 구성할 수 있다.동기 카운터 설계에 있어서 가장 먼저 해야 할 일은 계수 시퀀스를 나타내는 상태 다이어그램을 작성하는 것이다. 주 시퀀스에 있는 모든 상태들은 상태 다이어그램에 모두 명시되어야 한다. 주 시퀀스에는 없다 하더라도 사용하지 않는 상태가 설계상 특정한 방법으로 주 시퀀스로 돌아와야 하는 경우에는 반드시 명시해 주어야 한다. 기존의 IC로 시퀀스를 얻을 수 있으면 이를 사용하는 것이 특별히 시퀀스를 설계하는 것보다는 항상 경제적이며 간단하다.상태 다이어그램으로부터 다음-상태 표(next-state table)를 작성한다. 상태 표는 상태 다이어그램에 있는 정보를 보여주는 다른 방법이라는 것을 알 수 있다. 상태표의 장점은 각각의 플립-플롭이 어느 한 상태에서 다음 상태로 넘어가는 변화가 분명하게 제시된다는 것이다.다음으로는 각 단계에서 상태의 변화를 살펴보는 것이다. 이러한 변화를 일으키는 논리 요소들을Karnaugh 맵(map) 혹은 Karnaugh 상태 맵(state map)에 옮길 것이다. 이 경우 조합 논리회로에서 행하였던 Karnaugh 맵과는 다른 의미를 갖는다. 맵의 작은 셀 하나하나는 카운터의 상태를 나타낸다. 실제로 카운터의 시퀀스는 클럭 펄스마다 Karnaugh 맵의 셀에서 다음 셀로 이동해 나아간다. 플립-플롭 출력에서 필요한 변화를 일으키는 논리를 찾기 위해서 다음의 J-K 플립-플롭의 상태 변이표(transition table)를 보아라.제일 먼저 가능한 모든 출력의 변화가 열거되어 있다. 상태 변이표에 많은 ‘X’ (don’t care)가 나타나는데 이는 J-K 플립-플롭의 다양한 특성 때문이다. 그림에서 보듯이 데이터들이 변이표에서 Karnaugh 맵으로 옮겨진다.Karnaugh 맵이 완성되면 맵으로부터 논리를 찾아낼 수 있다. 이 논리를 이용하여회로를 구성한다. 설계 검사로는 카운터 계수 시퀀스가 바르고 lock-up” 상태는 없는지를 검증하여야 한다(lock-up 상태란 카운터의 주 시퀀스로 되돌아오지 않는 상태를 말한다).[3]5. Vivado Simulation Resultmodule codetestbench codesimulation waveform6. 참고문헌[1] WIKIPEDIA, “Field-programmable gate array”[2] WIKIPEDIA, “Hardware description language”[3] 김동민 외, 『디지털공학 실험』, 그린, 2003[4] 차재복, “Synchronous Counter 동기식 카운터”, 정보통신기술용어해설

공학/기술| 2022.11.06| 5페이지| 1,000원| 조회(177)

FPGA, FSM, board, up-counter

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Verilog 언어를 이용한 Sequential Logic 설계 결과레포트

Verilog 언어를 이용한 Sequential Logic 설계결과레포트1. 실험 제목1) Verilog 언어를 이용한 Sequential Logic 설계2. 실험 결과 module code testbench code simulation waveform3. 고찰이번 실험은 Verilog HDL을 이용하여 SR Latch, D Flip-Flop, T Flip-Flop을 설계하고 시뮬레이션 결과를 확인하였다. SR Latch와 D Flip-Flop의 모듈 코드를 참고해 정해진 파형의 입력을 T Flip-Flop에 입력하였을 때 출력 Q가 작동하는 모습을 확인하는 과정으로 진행하였다. 모듈 코드를 작성할 때 Flip-Flop의 Toggle 동작을 하강 에지에서 작동하도록 했는데, 테스트 벤치 코드에서 하강 에지와 입력 T가 변화하는 시각을 같게 설정하였다. 그런데 시뮬레이션 결과 파형에서와 같이 하강 에지에서 T가 1에서 0으로 변하였는데 Q가 Toggle되는 모습을 보였고, 하강 에지에서 T를 1로 인식한 것을 볼 수 있었다. 뒤쪽에서도 마찬가지의 결과를 보여주었고, T Flip-Flop의 기능은 정상적으로 작동하는 것을 확인하였다.모듈 코드를 작성할 때에 output reg Q 와 같이 Q를 reg로 선언했는데, 이는 플립플롭에서 이전 상태에 따라 달라지는 출력을 구현하기 위해, 이전 상태를 기억할 수 있게끔 reg로 선언한다는 것을 알게 되었다.

공학/기술| 2022.11.06| 3페이지| 1,000원| 조회(134)

설계, verilog, Sequential Logic

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