반도체 8대 공정 정리Wafer 제조 공정: Wafer는 실리콘(Si), 갈륨 아세나이드(GaAs) 등을 성장시켜 만든 단결정 기둥을 적당한 두께로 얇게 썬 원판을 의미한다.Si를 사용하는 이유 : 흔하다, 경제적으로 저렴함, 독성이 없어 인체에 무해하다.잉곳 만들기실리콘 원료(Poly Silicon)를 뜨거운 열로 녹여 고순도의 실리콘 용액을 만들고 이것을 결정 성장시켜 굳히는 과정 단결정의 Si를 얻는다.수 나노미터(nm)의 미세한 공정을 다루는 반도체용 잉곳은 실리콘 잉곳 중에서도 초고순도의 잉곳을 사용한다.잉곳 절단하기(Wafer Slicing)Ingot 표면을 다듬은 뒤 다이아몬드 톱을 이용해 균일한 두께로 얇게 써는 작업 (Wafer의 크기를 결정)두께가 얇을수록 제조원가 하락지름이 클수록 생산가능 반도체 수 상승웨이퍼 표면 연마하기(Lapping & Polishing)표면의 흠결과 거칠기를 제어하기 위해 매끄럽게 만드는 과정연마핵과 연마 장비(Polishing Machine)을 이용해 웨이퍼 표면을 매끄럽게 갈아낸다.Etching: Wafer 표면에 가공Damage를 줄이는 공정. 물리적 가공에 의한 데미지를 화학 용액으로 녹여 제거RTP (Rapid Thermal Process): 짧은 시간 열을 가해 Wafer 내부의 정결함을 균일하게 만들고 금속 불순물을 억제해 반도체 이상 작동을 막아 준다.CleaningInspection: Wafer의 세부 형상과 평탄도 등 품질을 세밀하게 측정Particle Counting: Wafer 표면을 정밀하게 검사하는 공정으로 Laser 산란 방식으로 표면 결함의 크기와 개수를 측정Czochralski, CZ method: 다결정의 실리콘을 고열로 녹여 액체상태로 만든 뒤에 단결정 실리콘(Seed)을 접촉시켜 Ingot을 성장시키는 방법. 고체 단결정 실리콘과 액체 실리콘 사이 접촉면에서 냉각이 일어나 단결정 실리콘(Seed)와 같은 형태의 단결정 Ingot이 성장된다.따라서, 8대 공정 중 Wafer 공정은 딜 수 있다. Plasma 처리 및 E-Beam 충격도 Photoresist를 효과적으로 경화시키는 것으로 나타났다. 현재 상업용 Deep-UV 경화 시스템이 이용 가능하고 널리 사용되고 있다.Pattern Transfer: 작은 패턴들을 Photoresist에 리소그래피 방식으로 인쇄한 후 이러한 패턴을 기판으로 전사해야 한다. 세 가지 기본 패턴 전사 접근 방식이 있다: 감산 전사(에칭), 첨사제 전사(선택적 증착) 및 불순물 도핑(이온 주입). 에칭은 가장 흔한 전사 접근 방법이다. Patterning 될 재료의 균일한 층이 기판에 증착된다. 이후 식각될 영역이 Photoresist에 의해 보호되지 않은 상태로 남아 있도록 리소그래피가 수행된다. 에칭은 산과 같은 습식 화학 물질을 사용하거나 더 일반적으로 건식 플라즈마 환경에서 수행된다. Photoresist는 에칭을 저항하고 Resist로 덮인 재료를 보호한다. 에칭이 완료되면 Resist를 제거[Strip]하여 증착된 층에 원하는 패턴이 에칭된다. 추가 공정은 예를 들어 구리 배선공정과 같은 에칭 공정을 사용할 수 없을 때 사용된다. 여기서 리소그래피 패턴은 새 층이 성장해야 할 영역을 여는 데 사용된다. 그런 다음 Resist를 제거하면 패턴화된 Photoresist의 Negative 버전에 새 재료가 남는다. 마지막으로, 도핑은 반도체의 전도성 특성을 변경하는 제어된 양의 오염 물질을 추가하는 것을 포함한다. Resist는 이온을 차단하지만 Resist로 덮이지 않은 영역에는 이온이 포함되어 Tr의 전기적 중심부를 구성하는 선택적으로 도핑된 영역을 생성한다.Strip: 이미지화된 Wafer 공정이 진행된 경우(etched, ion implanted, etc), 잔여 Photoresist는 제거되어야 한다. 2가지 Resist strip 기술이 있다: 유기 또는 무기질 용액을 사용하는 Wet Stripping, 그리고 Dry(Plasma) Stripping. 유기 스트리퍼의 간단한 예는 아세톤이다.에 의해 표면의 원자가 휘발성(Volatile)있는 화합물을 형성하여 식각이 되는 방법이다. 높은 선택비(High Selectivity)를 갖지만 등방성(Isotropic)이다.Feed gas가 Chamber 안으로 들어오게 되고 Plasma에 의해 Chemically reactive한 상태가 된다.Chemically reactive한 molecule이 diffuse된다.Wafer 표면에 흡착(Absorb)된다.Surface 표면에서 reaction이 일어날 때까지 diffuse된다.Reaction이 일어난다.Reaction이 끝나면 탈착(desorb)된다.Gas stream으로 diffuse되어 Chamber 밖으로 옮겨진다.Ion millingIon milling 과정은 순수한 Ar+ 이온을 사용한다. Chamber에 Ar gas같은 비활성 기체를 주입한 후에 필라멘트를 가열해주면 전자(electrons)가 튀어나와 양극으로 가속하게 된다. 이런 전자들은 전기적으로 중성 상태인 Ar 원자와 충돌하여 Ar 원자들을 이온화시킨다.이렇게 생성된 이온은 Wafer의 표면을 때리게 되는데, 이러한 과정은 ion bombardment라고 한다. Etching은 이렇게 화학 반응을 포함하지 않고 순수하게 물리적으로 Wafer의 원자들을 떼어내면서 이루어진다. 높은 anisotropic etching이 가능하지만 selectivity나 throughput은 좋지 못하다.RIE (Reactive Ion Etching)위 두 가지 방법을 합친 방법이라고 생각하면 된다. Ion assisted etch(IAE)라고도 불린다. 즉 Plasma(Ionized reactive gases)와 Sputter etching(Ion bombardment)을 모두 사용하는 방법으로, 각 방법의 단점을 보완하는 빠른 비등방성 식각(fast anisotropic etch)과 높은 선택비(high selectivity)를 장점으로 갖는다.식각 방식의 변천: 식각 공정은 2D(평면 구조) 반도체의.ULSI technologyCu와 SiO2의 접착력을 향상시키기 위해 불순물(impurities)을 첨가한다.@ Damascene 공법Damascene 공법은 식각을 진행한 후 식각 된 부위에 물질을 증착 한 후 표면을 갈아내는 상감기법이다.여기서 Barrier로 사용되는 물질은 주로 Ti/TiN 또는 SiN을 사용한다. 또한 Step Coverage 향상을 위해 CVD로 증착을 진행한다.Barrier의 역할은 다음과 같다.금속과 실리콘 간의 확산을 방지 (Cu의 단점인 확산 방지)Void가 생겨도 전기적 연결이 끊기지 않게 전자의 추가적인 경로 역할 (저항이 증가한다는 단점)금속 박막 형성 방법여기서 PVD로 증착시키다 보면 Void가 발생하고 CVD로 증착시키다 보면 Seam과 같은 defect가 발생하게 된다.이럴 경우 전기 도금(electroplating)을 이용하여 해결한다. 전기 도금이란 전기분해의 원리를 이용해 한쪽에 있는 금속을 다른 쪽의 금속에 입히는 작업을 의미한다. 도금을 해야 하는 금속을 음극(Cathode)에 놓고 양극(anode)에 입히고 싶은 금속을 놓은 후 전해액(electrolyte)에 담근 후 직류전원을 가하면 전위차가 생겨 금속 이온이 이동하여 증착 된다.평탄화 공정(Planarization)증착을 진행하고 나면 증착 된 물질이 균일하지 않고 필요 없는 부분을 제거해야 하기 때문에 소자를 전체적으로 평탄화(Planarization) 시켜주는 작업이 필요하다. 이러한 평탄화 공정에는 다양한 방법이 있는데 대표적으로 CMP, Thermal flow, Etch Back등의 방법이 있다.CMP (Chemical Mechanical Polishing)CMP는 가장 많이 사용되는 평탄화 방법이다. 회전하는 Plate위에 CMP용 Slurry 용액을 뿌린 후 Wafer에 압력을 가하면서 회전시키면 Slurry에 의한 화학적인 반응 + 회전과 압력에 의한 물리적인 작용에 의하여 평탄화가 진행되는 기법이다.Thermal reflowThermCell 구조와 Voltage 인가 방식어느 디바이스든 각 셀을 동작시키기 위해 인가하는 전압은 크게 두 종류로 나뉜다. 두 전압은 각각 게이트 단자와 드레인 단자에 인가된다. 게이트 단자로는 전압이 워드라인(Word Line, WL)을 통해 들어가고, 드레인 단자로는 비트라인(Bit Line, BL)을 타고 전달된다.Memory Device의 Cell 구조는 병렬 방식과 직렬 방식이 있는데, 이는 Bit Line에서 드레인 단자로 전압을 어떻게 인가하느냐에 따라 나뉜다. DRAM과 NOR Flash의 Cell 구조는 병렬 방식인 반면 NAND는 직렬Memory Cell의 동작 중에는 Switching 작용이 가장 중요하다. 그러므로 Word Line으로는 전압이 DRAM과 NAND는 무조건 모든 각 Cell에 개별적으로 인가되는 병렬 방식이기 때문에, Word Line으로 직/병렬을 구분할 필요는 없다. 하지만, Bit Line에서는 Tr 기능과 집적도를 고려하여 인가전압 방식에 유리한 쪽으로 옵션을 걸 수 있다. 그 중에 Bit Line으로 들어가는 전압이 Cell마다 직접 인가되는 형태가 병렬 방식이다. 병렬 방식은 전압 인가 방식의 정석으로, 직렬 방식 역시 병렬 방식에서 파생된 것이라고 볼 수 있다.병렬 방식 – NOR Flash 전압 인가NOR Flash Cell은 Word Line과 Bit Line 모두 병렬 방식이다. 병렬 방식은 모든 Cell의 드레인 단자에 Bit Line을 거쳐 직접 전압이 인가되므로, 직렬 방식보다 소자의 동작속도가 빠르다. 하지만 Bit Line이 각 셀까지 찾아가는 도로를 만들어야 하므로 연결되는 도로의 면적만큼 집적도는 떨어진다. 따라서 비휘발성 메모리로는 Cell 단가가 낮은 직렬 방식의 NAND Flash가 대세가 되었고, NOR Type은 소자의 동작속도가 매우 빠르거나 신뢰성이 높은 특수한 경우에만 사용된다.직렬 방식 – NAND Flash 전압 인가NAND Flash Cell은 Word Line은 병렬, Bi다.
자연계 제4의 물질 상태, Plasma플라즈마는 고온 상태에서 이온화 된 입자 상태로, 전자와 양이온, 즉 전기를 띈 하전 입자들로 구성돼 있으며 전기적으로는 중성인 하전 기체의 물질상태를 말한다.플라즈마는 집단적 행동(Collective behavior)으로 특징 지어지는, 중성입자와 전하를 띤 입자들의 준중성(quasi-neutral) 기체이다.집단적 행동(collective behavior) : 보통의 기체에서는 기체 분자들 사이에는 작용하는 힘이 거의 없기 때문에 입자들은 직선 운동을 한다. 하지만 분자들 자체의 충돌이나 반응용기의 벽과의 충돌로 깨지게 되는데 이러한 결과로 무작위(random) 브라운 운동(Brownian motion)을 하게 된다.하지만, Plasma에서는 어떤 하전 입자가 운동을 하게 되면 그 하전 입자 주변의 양전하와 음전하의 국부적인 밀도에 영향을 미치며, 이렇게 영향을 받은 전하 밀도는 원거리 쿨롱 전기력을 만들어 멀리 떨어져 있는 입자의 운동에 다시 영향을 준다. 입자들이 서로 멀리 떨어져 있어도 서로가 영향을 받기 때문에 집단적인 행동을 하게 된다.준중성(quasi-neutral) : Plasma의 국부적인 전하밀도는 λD 정도의 작은 길이로 이루어진 부피에 들어 있는데, 이때 λD를 ‘디바이(Debye) 길이’라고 한다. Plasma가 안정되기 위해서는 Plasma 용기의 크기가 디바이 길이보다 훨씬 커야 한다.Plasma Parameters플라즈마를 기술하고 설명하는 데 많은 개념들이 사용되지만 그 중에서 가장 기본적이면서 중요한 것은 플라즈마 밀도와 플라즈마 및 전자 온도이다.플라즈마 밀도: Plasma가 특히 분자 기체들의 혼합으로 이루어진 경우, 하전 입자들 외에도 다양한 중성 입자들이 포함되어 있으며 이들의 밀도 또한 플라즈마 특성에 많은 영향을 끼친다. 정리하면, 중성 입자들의 밀도(nn), 전자 밀도(ne), 이온 밀도(ni) 등이 있으며 준중성 상태인 Plasma에서는 음전하 밀도는 양전하 밀도와 같으며 특asma에서는 ni ~ ne = n이고 이때 n을 Plasma 밀도라고 한다.전자는 외부 에너지를 플라즈마로 전달하는 주된 역할을 한다. 전하를 띠는 전자나 이온은 인가된 외부 전기장과 상호 작용하며 가속 받아 에너지를 얻게 되며 전자는 충돌을 통해서 분자들에게 에너지를 전달하고 분자들을 이온화 시키기도, 분해하기도 한다. 이러한 과정은 전자의 밀도가 증가할수록 증대된다. 이온 역시 Plasma 내에서 일어나는 화학 반응에 매우 중요한 역할을 한다. Plasma에서 일어나는 많은 반응들은 이온들에 의해 제어되고 영향을 받는다. 그러므로 이온이 관여하는 반응의 속도를 증가시키기 위해 높은 이온 밀도를 얻는 것은 중요하다.Plasma 온도: Plasma는 전자, 이온, 분자 또는 원자 등의 다양한 중성입자, 그리고 광자 등 서로 다른 전하와 질량을 가진 혼합물로 이루어져 있다. 이들은 각 종별로는 열적 평형을 이루고 있지만 서로 다른 종 사이에는 온도가 서로 다를 수 있다. 특히 전자와 이온의 경우 질량차이가 크게 나므로 열적 평형을 이루기 힘들다. 현재 산업에 응용되는 대부분의 Plasma가 전자와 이온들 사이에서 온도가 다르며 특히 이온이나 중성기체처럼 무거운 종들은 온도가 매우 낮아 Plasma 내에서 중성기체분해 등의 화학반응을 일으키기 어렵다.그러므로 이런 종류의 플라즈마에서는 전자 온도(1~10 eV)가 앞에서 언급한 여러 온도들 중에서 가장 중요하다. 전자들의 비율은 Plasma 공정의 전체 효율과 Plasma 공정의 속도를 증가시키며 이러한 비율은 전자 온도가 증가할수록 증가한다.Plasma의 특성집단적 행동(collective behavior)디바이 차폐(Debye Shielding)Plasma 내부에 전기장이 인가될 때 플라즈마는 이것을 차폐시켜 없애려는 성질을 가지고 있는데 이는 플라즈마내의 양전하와 음전하들이 전기장에 반응하여 재배치되기 때문이다. 국부적인 전기장을 차폐하기 위한 하전 입자들의 움직임을 디바이 차폐라고 하며 이것을 통해서 플라를 유지할 수 있다.Plasma에 잠겨 있는 두 개의 구 사이에 전위가 인가되었다고 가정하자. 두 구 주변에 부호가 반대인 전하들이 모이게 되며 이때 모인 전하는 구의 전하량과 같게 되어 구에 의해 형성된 전기장을 차폐하게 되고 이들 구에서 조금 떨어진 위치에서는 구의 전기장을 느낄 수 없게 된다. 그래서 플라즈마는 다시 전기적 중성을 유지하게 된다. 이때 구 표면으로부터 전기장이 미치는 곳까지의 거리를 디바이 길이(Debye Length, λD)로 정의한다.전자 온도가 높으면 높을수록 전자의 운동에너지는 전반적으로 커지게 되고 전자들은 인가된 전기장에 덜 구속되어 디바이 길이가 늘어나게 된다. 전자 밀도가 높으면 하전 입자수가 증가하게 되므로 당연히 차폐 효과는 향상되어 디바이 길이는 줄어들게 된다. 실제 반도체 공정에서 자주 사용되는 축전결합 플라즈마(CCP, Capacitively Coupled Plasma) 형태 중의 하나인 Reactive Ion Etching(RIE) 장비의 경우 대략 Te = 1.5eV, ne = 10* 정도가 되는데 이 경우 디바이 길이는 λD = 90 μm 정도이다.디바이 길이는 플라즈마가 존재할 수 있는 조건을 설명할 때 유용하게 사용되기도 한다. 반응기 내에 전체적으로 중성이며 이온화된 기체가 있다고 가정하자. 이때 전자 온도가 아주 높고 전하 밀도가 낮아서 디바이 길이가 반응기의 크기보다 커지게 되면 반응기 내에 외부에서 삽입된 전하에 의한 전기장이 인가되었을 때 이를 차폐할 수 없게 되므로 이 기체는 집단적 행동을 보이지 않게 된다. 그럼 이 반응기의 기체는 이온화 되어있는 중성기체이기는 하지만 플라즈마라고 볼 수는 없는 것이다.플라즈마 쉬스(Sheath) : 준중성이 깨지는 양전하 공간표면에 도달한 이온과 전자는 재결합하여 중성 종으로 변한다. 이온보다 열속도(thermal velocity)가 매우 큰 전자들은 표면에 먼저 도달하여 표면은 플라즈마 전위보다 낮게 형성된다. 이렇게 되면 표면위의 음전하 때문에 표면근처에는 높은 층이 생긴다. 플라즈마와 접촉하는 표면에 생기는 전기적으로 중성이 아닌 양전하 공간을 플라즈마 쉬스(Plasma Sheath, 덮개)라고 하며 이때 전위차가 발생하는 영역은 디바이 길이의 수 배 정도가 된다.이렇게 생긴 전위는 표면으로 빠져나가는 전자를 감속시키고 이온을 가속시키면서 전체 전류가 영이 되게 한다. 그 결과 표면은 플라즈마에 대해 음전위를 갖게 되는데 다시 말해 플라즈마에 대한 음의 자기 바이어스(self-bias)가 된다. 쉬스 전압 Vs는 플라즈마 쉬스에 걸리는 전압이며 충분한 에너지를 갖는 전자들만이 쉬스를 통과하여 플라즈마에 대하여 음전위를 갖는 표면에 도달할 수 있다. 쉬스 전위는 쉬스를 통과하는 전자들의 모든 선속과 이온의 선속이 같아지도록 형성된다.물체의 표면과 플라즈마 사이에 생긴 쉬스는 플라즈마에 대해 항상 낮은 전위를 갖기 때문에 전자들의 입장에서는 일종의 에너지 장벽이 된다. 그래서 쉬스 전위보다 큰 운동에너지를 갖는 전자만이 쉬스 에너지 장벽을 넘어 벽에 도달할 수 있으며 쉬스 전위보다 낮은 운동에너지를 갖는 전자들은 쉬스 전위를 통과하지 못하기 때문에 플라즈마 내에 갇히게 된다. 한편 양전하의 입장에서는 쉬스는 항상 음전위이기 때문에 쉬스 경계면에 도달한 이온들은 이들의 에너지와 상관없이 벽으로 끌려들어가게 된다. 플라즈마는 항상 중성을 유지해야 하므로 단위 시간당 벽으로 손실된 양전하와 음전하의 수는 같아야 한다. 즉, 쉬스는 이동도가 큰 전자들의 과도한 손실을 막아 결과적으로는 음전하와 양전하의 벽으로의 손실을 같게 하여 플라즈마가 중성으로 유지되도록 하는 역할을 하는 것이다.플라즈마 진동수(Plasma Frequency)플라즈마가 전기적으로 준중성이지만 디바이 길이보다 작은 길이에서는 전기적인 중성에서 약간 벗어날 수도 있고 이로 인해 전기장 섭동이 생길 수 있다. 즉, 국부적으로 한쪽은 전자 밀도가 높고 한쪽은 양이온의 밀도가 높은 상황이 발생할 수 있다. 이때 전자는 질량이 가볍기 때문에 이러한 전기장 섭동다. 섭동에 대한 이러한 전자의 반응은 진동으로 나타나는데 이를 플라즈마 진동이라고 하며 이때 진동수를 플라즈마 진동수라고 한다.충돌(Collisions)0.1~수Torr에서 유지되는 플라즈마의 전자 온도는 수만도 정도이지만 자유 원자, 분자, 해리된 분자들의 온도는 단지 수백도 정도이다. 저온 플라즈마에서 일어나는 화학반응들은 방전에 의한 에너지에 의존하는 것으로 혼합기체나 온도나 처리되는 표면의 온도에 의해 결정되는 것은 아니다. 따라서 저온 플라즈마에서 일어나는 화학작용은 비열적(nonthermal), 비평형(nonequilibrium) 과정이다. 이러한 비평형 특성 때문에 저온 플라즈마는 낮은 온도에서도 화학적 radical들을 효율적으로 만들 수 있다. 고에너지 전자에 의해 만들어지는 비평형 정상 상태는 CF4와 같은 보통의 비활성 분자 기체를 높은 활성 물질로 변화시키며 저온 플라즈마 내의 모든 종들은 사실상 잠재적인 활성 물질이 된다.기체의 이온화로 생성된 플라즈마 내의 전자들은 외부 전기장에서 기체로 에너지를 전송하는 주된 역할을 한다. 이러한 에너지 전이는 전자와 기체 분자들 사이의 탄성 충돌이나 비탄성 충돌에 의해서 일어난다. 전자와 분자의 탄성 충돌은 분자의 운동 에너지를 증가시키고 비탄성 충돌은 해리와 이온화를 시켜 자유 라디컬(Free radical), 여기된 준안정 종(excited metastable)과 이온을 만든다.전자는 충돌을 통해 외부 에너지를 플라즈마로 전달하는 주된 역할을 한다. 전기적으로 전하를 띠는 전자나 이온은 인가된 외부 전기장과 상호 작용하며 가속 받아 에너지를 얻게 된다. 전자는 충돌을 통해서 분자들에게 에너지를 전달하며 분자들을 이온화 시키고 분해하며 이러한 과정은 전자의 밀도가 증가할수록 증대된다. 이온 역시 플라즈마 내에서 일어나는 화학 반응에 매우 중요한 역할을 한다. 플라즈마에서 일어나는 많은 반응들은 이온들에 의해 제어되고 영향을 받는다. 그러므로 이온이 관여하는 반응의 속도를 증가시키기 위해 높은 이요하다.
