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  • 판매자 표지 [A+] 중앙대학교 아날로그및디지털회로설계실습 12차 예비보고서
    [A+] 중앙대학교 아날로그및디지털회로설계실습 12차 예비보고서
    아날로그 및 디지털 회로 설계 실습예비보고서설계실습 12. Stopwatch 설계소속전자전기공학부학수번호실험 조x조조원 이름작성자실험날짜2023.12.07제출날짜2023.12.071. 실습 목적Stopwatch 설계를 통하여 카운터, 분주회로, 클럭 회로, 디코더 등 다양한 디지털 회로 구성요소에 대한 이해를 높이고 Datasheet 를 읽고 분석하는 능력과 원하는 회로를 설계할 수 있는 능력을 배양한다.2. 실습 준비물실습 준비물부품Inverter 74HC04NAND gate 74HC00NOR gate 74HC02AND gate 74HC08OR gate 74HC327-SegmentBCD Decoder 74LS47BCD 카운터 74HC192Pcounter 74HC90가변저항 1MΩ가변저항 10kΩ저항 330Ω, 1/2W, 5%Switch커패시터 100uF8개3개3개3개3개3개3개3개6개1개2개21개2개2개사용장비오실로스코프 (Oscilloscope)브레드보드 (Bread board)파워서플라이 (Power supply)함수발생기 (Function generator)점퍼선1대1개1대1대다수3. 실습 계획서설계실습 방법에 나온 Stopwatch 제작 과정 중, 12-4-1 ~ 12-4-4 에 필요한 회로 결선도를 그리시오. 단, 회로도를 그릴 때, VCC, GND 연결 등의 기본적인 연결은 표시할 필요 없이 주요 부품과 주요 결선 부분만 표시하시오.1. 기본적인 클럭 생성 회로 및 카운터 회로 테스트1Hz의 Clock 신호를 만들기 위해 주기가 1초인 pulse 입력을 인가하였다. BCD counter 74HC192가 UP 카운터로 동작하기 위해 UP(CPU)에 clock, DOWN(CPD)에 VDC 5V를 인가하였다. QA, QB, QC, QD 신호가 모두 0으로 reset되는 것을 방지하기 위해 CLR 단자를 Ground에 연결하였다. LOAD 단자의 경우 카운터의 정상 동작을 위해 High에 연결하였다.BCD counter 74HC192의 QA, QB, QC, QD 출력을 BCD Decoder MC14511B 칩의 4개의 입력단자에 연결한다. Active HIGH 출력을 가지는 MC14511B의 출력 단자를 Common Cathode 7-Segment LED에 연결한다. Decoder와 7-segment의 사이에 330 Ω 저항을 삽입하여 7-segment의 각 세그먼트 허용전류를 초과하지 않도록 하였다.※ Stopwatch의 정상 동작을 위해서는 MC14511B를 BI = HIGH, LE = LOW, LT = HIGH로 연결해야한다. 7-segment가 common cathode이므로, V = LOW를 연결해야한다.2. 2자리 숫자 표시 및 최대 숫자 제어2자리 숫자 표시를 위해 첫번째 74HC192 chip의Carry 신호를 출력하는 CO단자를 두번째 74HC192 chip의 UP(CPU) 단자에 인가하여 두번째 7-Segment에 두번째 자리수가 나타난다.첫번째 74HC192 chip에서 (QD QC QB QA)가 1001 -> 0000으로 넘어갈 때 입력의 펄스 폭과 같은 펄스가 CO 단자로 출력된다. 이 신호를 두번째 74HC192칩에 cascade로 연결 할 경우 그 칩의 clock으로 사용된다. 이를 통해 00 ~ 99까지 2자리 숫자 표시를 할 수 있게 된다.3. 3자리 숫자 표시(시간표현) 카운터 설계의 Second_1 Segment는 초침의 일의 자리 숫자로 10진 카운터이며 Second_2 Segment는 초침의 십의 자리 숫자로 6진 카운터이다. Minute Segment는 분침으로써 0~9분까지 나타낼 수 있는 10진 카운터이다.이전 3-2의 2자리 숫자 표시 경우처럼 ‘Second_1 에 연결된 74HC192의 CO 단자’를 ‘Second_2 에 연결된 74HC192의 UP(CPU) 단자’에 연결하여 초침의 두 자리 수를 표현하였다.59초에서 60초로 넘어가는 순간, Minute Segment의 카운트를 증가시키기 위해 ‘Second_2 에 연결된 74HC192’의 출력이 0110이 되는 순간(Second_2 Segment가 6이 되는 순간)에 ‘Minute에 연결된 74HC192의 UP(CPU) 단자’에 펄스가 인가된다. 이때 ‘Second_2 에 연결된 74HC192’는 RESET 되어 0이 된다.이러한 동작을 위해 ‘Second_2에 연결된 74HC192의 출력 QB, QC 단자’에 AND gate를 연결하여 그 출력을 ‘Second_2에 연결된 74HC192 의 CLR 단자’ 와 ‘Minute에 연결된 74HC192의 UP(CPU) 단자’에 연결하였다.4. 추가 기능 스위치 추가이전 3-3의 회로에 두 개의 스위치를 통하여 Stop/Restart 기능과 Reset 기능을 추가하였다.1. Stop/Restart 기능을 위하여 QA, QB, QC, QD 출력단자를 A, B, C, D 단자에 연결하여 같은 값을 가지도록 하였다. 이때 LOAD 단자에 HIGH가 아닌 LOW 인가 시 입력 클럭과 상관 없이 (D C B A) 값이 (QD QC QB QA) 값으로 Load된다. 이후 LOAD 단자가 다시 HIGH로 바뀌면 그 값부터 다시 카운트가 시작된다.처럼 LOAD 단자에 Pushbutton switch를 삽입하여 5V에 연결된 초기값일 때 button을 누르면 LOW가 인가되어 직전의 (D C B A) 값이 (QD QC QB QA)에 Load 되어 Stop 상태가 되고, 다시 button을 누르면 HIGH가 인가되어 카운터가 이어서 정상 작동하며 Restart한다.2. Reset 기능은 와 같이 3개의 74HC192 chip의 CLR 단자에 pushbutton switch를 삽입하여 0V에 연결된 초기값일 때 버튼을 누르면 HIGH가 인가되어 모든 chip이 초기화되고, 다시 버튼을 누르면 LOW가 인가되어 처음부터 카운터가 작동한다.
    공학/기술| 2024.02.17| 6페이지| 1,000원| 조회(175)
    태그 실험보고서, 아날로그, 중앙대, 예보, 결보, 중앙대전전, 아날로그및디지털회로설계실..
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  • 판매자 표지 [A+] 중앙대학교 아날로그및디지털회로설계실습 11차 예비보고서
    [A+] 중앙대학교 아날로그및디지털회로설계실습 11차 예비보고서
    아날로그 및 디지털 회로 설계 실습예비보고서설계실습 11. 카운터 설계소속전자전기공학부학수번호실험 조x조조원 이름작성자실험날짜2023.11.30제출날짜2023.11.301. 실습 목적JK Flip Flop 을 이용한 동기식, 비동기식 카운터를 설계해 보고 리셋 기능을 이용하여 임의의 진수의 카운터를 제작할 수 있는 능력을 배양한다. 또한 chattering 방지 회로에 대하여 학습한다.2. 실습 준비물실습 준비물부품JK Flip Flop 74HC73NAND gate 74HC00NOR gate 74HC02AND gate 74HC08OR gate 74HC32LED BL-R2131H(743GD)Switch저항 330Ω, 1/2W, 5%4개4개2개2개2개4개1개4개사용장비오실로스코프 (Oscilloscope)브레드보드 (Bread board)파워서플라이 (Power supply)함수발생기 (Function generator)점퍼선1대1개1대1대다수3. 실습 계획서1. 4진 비동기 카운터이론부의 그림 14-2의 비동기식 4진 카운터에 1MHz 의 구형파 (square wave)를 인가할 때, Q1 신호의 주파수와 Q2 신호의 주파수를 구한다. 또한, 입력 신호, Q1 신호, Q2 신호의 파형을 함께 그린다. Asynchronous 4-bit counter과 같이 비동기식 4진 카운터에 구형파(square wave)를 인가하는 PSpice simulation을 한 결과, Q1의 파형의 주기는 2us이어서 주파수는 0.5 MHz이고, Q2의 파형의 주기는 4us이어서 주파수는 0.25 MHz이다. Q1은 clock에 해당하는 구형파의 주파수인 1 MHz의 1/2배가 되었고, Q2는 1/4배가 되었다. 따라서 Q1을 출력으로 하면 2 분주회로로 사용될 수 있으며 Q2를 출력으로 하면 4 분주회로로 사용될 수 있다. (※ 분주: 하나의 clock을 입력받을 때 주파수를 1/n으로 나눔)clock의 falling edge에서 Q1의 값이 변화하고, Q1의 falling edge에서 Q2의 값이 변화하는 74HC73 칩의 dual JK Flip Flop 동작을 확인할 수 있었다. 이때 Q2의 경우 Q1을 입력으로 사용하기 때문에 Q2에서 delay가 발생하는 것을 관찰할 수 있다.설계 목적에 따라 구형파의 한 주기에 해당하는 1us 마다 (Q2, Q1) 상태를 표현해보면 00 -> 01 -> 10 -> 11 -> 00 -> …으로 반복하며 변하는 카운터의 역할을 하고 있음을 확인할 수 있다.2. 8진 비동기 카운터 설계8진 비동기 카운터의 회로도를 그린다. 단, CLK 입력에 클럭 입력 대신 버튼 스위치를 연결하여 버튼을 누를 때마다 카운트가 증가하도록 설계한다. 또한, Q1, Q2, Q3 출력 신호에 LED 를 연결하여 카운터의 상태에 따라 LED 에 불이 들어오도록 연결한다. Asynchronous 8-bit counter8진 비동기 카운터를 74HC73 chip 3개를 연결하여 설계하였다. Q1, Q2, Q3의 각 출력을 확인하기 위해 각각의 출력단자에 LED를 연결하였다. 8진 비동기 카운터로 동작하기 위해 (Q3, Q2, Q1)의 상태는 버튼을 누를 때 마다 000 -> 001 -> … -> 111이 반복된다. 입력 clock 신호에 구형파를 인가하여 PSpice Simulation을 진행하였다.예상한 것처럼 (Q3, Q2, Q1)의 상태가 000 -> 001 -> … -> 111로 반복되는 것을 관찰하였다.3. 10진 비동기 카운터 설계16진 비동기 카운터와 리셋 회로를 이용하여 10진 비동기 카운터의 회로도를 그린다. 11-3-2 의 경우와 마찬가지로 버튼 입력에 따라 카운트가 증가하도록 설계한다. Asynchronous 10-bit counter10진 비동기 카운터 설계하기 위해 4개의 74HC73 chip을 연결한 16진 비동기 카운터의 Q2, Q4 출력에 NAND gate를 연결시켜 clear 신호로 사용하였다. 10진 비동기 카운터로 동작하기 위해 (Q4, Q3, Q2, Q1) 의 상태는 버튼을 누를 때 마다 0000 -> 0001 -> … -> 0111 -> 1000 -> 1001 이 반복돼야 하며 1010 이 되는 순간 clear 신호가 0이 되어 0000으로 초기화한다. 따라서 1010 이 되는 순간 1이 되는 Q4, Q2를 NAND gate 에 연결시켜 clear 신호를 0으로 만들었다. 그리고 각 Q1, Q2, Q3, Q4 의 각 출력을 LED로 확인하기 위해 각 74HC73의 출력단자에 LED를 연결해주었다.의 회로가 실제로 10진 비동기 카운터로 동작하는지 확인하기 위해 입력 clock 신호에 구형파를 인가하고 PSpice Simulation을 통해 확인해보았다.PSpice simulation 시 NAND gate의 출력 신호를 바로 74HC73 chip 들의 CLR 단자에 연결할 경우 simulation 결과가 출력되지 않았다. NAND 출력 신호를 VDD와 AND 연산 후 CLR 단자에 연결시켜주었다. (Q4, Q3, Q2, Q1)=1010 일 때 CLR 단자에 0이 들어가 초기화한다는 것은 동일하므로 AND gate를 추가하여 파형을 확인하였다.예상한대로 (Q4, Q3, Q2, Q1) 의 상태가 0000 -> 0001 -> … -> 0111 -> 1000 -> 1001 로 반복되다가 1010 이 되면 clear 신호가 0이 되어 0000으로 초기화되었다.4. 16진 동기 카운터 회로도그림 11-1의 8진 동기 카운터의 회로도를 참고하여 16진 동기 카운터의 회로도를 그린다. (동기 카운터의 경우, Function generator 를 사용할 예정이므로 버튼 스위치는 필요 없음) Synchronous 16-bit counterPSpice simulation 결과, 동기 카운터의 경우 모든 74HC73 chip의 CLK 단자에 동시에 clock 신호를 인가하므로 비동기 카운터와 비교했을 때 delay 문제가 발생하지 않음을 확인하였다.이에 더하여 예상한대로 clock 주파수 f에 대해 Q1 주파수 = f, Q2 주파수 = f, Q3 주파수 = f, Q4 주파수 = f이 되어 분주회로로 활용할 수 있고, clock 신호의 주기인 1us 마다 (Q4, Q3, Q2, Q1) 상태는 0000 -> 0001 -> 0010 -> … -> 1101 -> 1110 -> 1111 이 반복되어 16진 동기 카운터의 역할도 수행하고 있음을 확인하였다.
    공학/기술| 2024.02.17| 7페이지| 1,000원| 조회(169)
    태그 실험보고서, 아날로그, 중앙대, 예보, 결보, 중앙대전전, 아날로그및디지털회로설계실..
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  • 판매자 표지 [A+] 중앙대학교 아날로그및디지털회로설계실습 10차 예비보고서
    [A+] 중앙대학교 아날로그및디지털회로설계실습 10차 예비보고서
    아날로그 및 디지털 회로 설계 실습예비보고서설계실습 10. 7-segment / Decoder 회로 설계소속전자전기공학부학수번호실험 조x조조원 이름작성자실험날짜2023.11.23제출날짜2023.11.231. 실습 목적7-segment 와 Decoder를 이해하고 관련 회로를 설계한다.2. 실습 준비물실습 준비물부품저항 330Ω, 1/2W, 5%Decoder 74LS47Inverter 74HC047-SegmentSwitch8개1개8개1개4개사용장비오실로스코프 (Oscilloscope)브레드보드 (Bread board)파워서플라이 (Power supply)함수발생기 (Function generator)점퍼선1대1개1대1대다수3. 실습 계획서1. 7-segment/Decoder 진리표아래 7-segment/Decoder 진리표를 작성한다.입력출력ABCDabcdefgdisplay0000***************************************0*************00*************01101*************011*************081*************0**************************11***************************************111111blank보통 2진수로 표현되는 디지털 회로의 출력은 10진수 방식을 사용하는 7-segment LED에 사용하기 위해 Decoder가 필요하다. 일반적인 7-segment decoder는 0~9까지의 10개의 숫자를 나타내기 위해 A~D까지의 4개의 입력 bit과 7개의 segment를 점등하기 위해 a~g까지의 7개의 출력 bit이 필요하다. 실습에 사용되는 74LS47은 일반적인 7-segment decoder와 다르게 10 이상의 값을 blank 처리하지 않고 과 같이 표현하므로 위와 같은 진리표가 나온다.또한 74LS47 Decoder는 진리표에서 확인되듯 7-segment의 입력단자로 0을 출력하는 common anode decoder 구조이므로 Common anode type 7-segment를 사용할 경우 74LS47 Decoder와 직접 연결시킬 수 있지만, Common cathode type 7-segment를 사용할 경우 정상적인 출력을 위해서는 중간에 트랜지스터 스위치를 삽입해야 한다.※ Common cathode type은 공통단자에 Low voltage를 연결하고, 점등하고자 하는 segment에만 high voltage를 연결하여 선택적으로 LED 점등한다.※ Common anode type은 공통단자에 High voltage를 연결하고, 점등하고자 하는 segment에만 low voltage를 연결하여 선택적으로 LED 점등한다.아래의 은 74LS47 decoder의 핀 구성도, 는 논리회로도, 은 7-segment 출력이다. 2. 불리언식 구하기Karnaugh 맵을 이용하여 간소화 된 Sum of product 또는 Product of sum 형태의 불리언 식을 구한다.CD AB*************1*************01100CD AB*************0*************00101CD AB*************0*************00000CD AB**************************101010CD AB**************************101011CD AB*************1*************00010CD AB*************1*************000103. 7-Segment 구동 회로 설계Decoder 와 7-segment 를 이용한 7-segment 구동 회로를 설계한다.74LS47 Decoder와 7-segment 사이에 330Ω 저항을 삽입하여 7-segment의 각 세그먼트의 허용전류를 초과하는 것을 방지하였다. 또한 74LS47 Decoder는 7-segment 의 입력단자로 0을 출력하는 common anode type 구조이므로 7-segment 와 직접 연결하기 위해 Common anode type 7-segment인 5163ASR 소자를 이용하였다. 따라서 공통단자에 VDD를 연결하였다.맨 아랫자리를 나타내는 Decoder는 RBI의 값을 1로 놓는다.LT, BI, RBI 값에 모두 VDD를 연결하여 7개의 segment가 모두 점등, 소등된 상태가 아닌 스위치에 따라 원하는 결과값을 도출할 수 있는 상태가 되도록 설계하였다.74LS47 Decoder의 LT, BI/RBO, RBI 단자의 역할은 아래와 같다.※ LT 핀 : Lamp Test 핀이다. LT = 0이면 다른 입력 핀과 상관없이 모든 7개의 segment가 점등되어 LED 정상 여부 테스트를 한다.※ BI 핀 : blanking 핀이다. LT = 1, BI = 0이면 다른 입력 핀과 상관없이 모든 7개의 segment가 소등된다.※ RBI : 종속 접속 시 바로 아랫자리 수를 나타내기 위해 사용되는 핀이다.
    공학/기술| 2024.02.17| 9페이지| 1,000원| 조회(147)
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  • 판매자 표지 [A+] 중앙대학교 아날로그및디지털회로설계실습 9차 예비보고서
    [A+] 중앙대학교 아날로그및디지털회로설계실습 9차 예비보고서
    아날로그 및 디지털 회로 설계 실습예비보고서설계실습 9. 4-bit Adder 회로 설계소속전자전기공학부학수번호실험 조x조조원 이름작성자실험날짜2023.11.16제출날짜2023.11.161. 실습 목적조합논리회로의 설계 방법을 이해하고 조합논리회로의 한 예로 가산기 회로를 설계한다.2. 실습 준비물실습 준비물부품저항 330Ω, 1/2 W, 5%AND gate 74HC08OR gate 74HC32Inverter 74HC04NAND gate 74HC00NOR gate 74HC02XOR gate 74HC86LEDswitch10개5개5개4개5개5개2개10개10개사용장비오실로스코프 (Oscilloscope)브레드보드 (Bread board)파워서플라이 (Power supply)함수발생기 (Function generator)점퍼선1대1개1대1대다수3. 실습 계획서1. 전가산기 설계(A) 전가산기에 대한 진리표를 작성한다.입력출력ABCinSCout0**************************1011100111111전가산기는 입력 A, B와 이전 연산의 carry bit Cin을 더하여 생긴 합 S와 그때 발생한 carry bit Cout을 출력한다.(B) Karnaugh 맵을 이용하여 간소화 된 Sum of product 또는 Product of sum 형태의 불리언 식을 구한다.S와 Cout 두 개의 출력이 존재하기 때문에 두 개의 Karnaugh 맵을 구해야 한다.1. S 의 Karnaugh 맵(K-map)ABCin*************11010S의 Karnaugh 맵은 인접한 논리값이 없어 사각형으로 묶을 수 없으므로 Sum of product, Product of sum와 같은 형태로 간소화 할 수 없다. 이에 따라 S의 boolean 식은 아래와 같다.그러나 S의 boolean 식은 아래와 같은 과정을 통해 XOR 연산으로 간소화할 수 있다.2. Cout 의 Karnaugh 맵(K-map)ABCin*************10111Cout의 Karnaugh 맵은 인접한 논리값을 3개의 사각형으로 묶여서 Sum of product 형태로 간소화할 수 있다. 이에 따라 Cout의 boolean 식은 아래와 같다.또한 Cout의 boolean 식은 아래와 같이 XOR 연산으로도 간소화할 수 있다.(C) (B)에서 구한 간소화된 불리언 식에 대한 2-level AND-OR(NAND-NAND) 또는 OR-AND(NOR-NOR) 로직 회로를 설계한다.(B)에서 구한 간소화된 boolean 식은 아래와 같다.이러한 boolean 식에 대하여 2-level 로직 회로를 설계하면 , 와 같이 나온다.단축키 N(Net alias)를 통해 line에 신호의 이름을 작성하였다. S의 2-level 회로 의 2-level 회로(D) XOR gate 를 이용하여 보다 간소화된 다단계 조합 논리 회로를 설계한다.(B)에서 XOR 게이트를 사용하여 간소화한 boolean 식은 아래와 같다이러한 boolean 식에 따라 로직 회로를 설계하면 와 같이 나온다.두 회로의 같은 입력단자를 통일하여 만든 전가산기는 과 같이 설계할 수 있다.(E) 설계한 회로 중 하나를 선택하여 2-Bit 가산기 회로를 설계한다.(B)와 (C)의 과정을 거치면서 XOR gate를 사용하면 더 적은 수의 gate로 전가산기를 설계할 수 있다는 것을 확인하였다. 이에 따라 2-Bit 가산기 회로 설계 시 XOR gate를 사용하여 설계하였다.2-Bit 가산기는 두 개의 Bit를 가지는 두 이진수를 더하는 장치이다.아래는 작동 원리이다.A1A0+B1B0Carry1Sum1Sum0A0과 B0를 더하는 전가산기와 A1과 B1을 더하는 전가산기를 연결하여 2-bit 가산기를 설계하였다. 이때 A0와 B0를 더해주는 전가산기는 이전 계산의 carry bit가 없기 때문에 ground에 연결하였다. A0와 B0에서 생기는 carry Cin은 A1과 B1을 더해주는 전가산기의 입력으로 들어가도록 하였다. 최종 출력은 S1, S0, Cout이다.이에 따라 2-Bit 가산기를 과 같이 설계하였다.2-Bit 가산기의 진리표는 아래와 같다.A1A0B1B0C0S1S00000***************************************1**************************1**************************0*************0
    공학/기술| 2024.02.17| 8페이지| 1,000원| 조회(181)
    태그 실험보고서, 아날로그, 중앙대, 예보, 결보, 중앙대전전, 아날로그및디지털회로설계실..
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  • 판매자 표지 [A+] 중앙대학교 아날로그및디지털회로설계실습 9차 결과보고서
    [A+] 중앙대학교 아날로그및디지털회로설계실습 9차 결과보고서
    아날로그 및 디지털 회로 설계 실습결과보고서설계실습 9. 4-bit Adder 회로 설계소속중앙대학교 창의ICT공과대학 전자전기공학부학수번호실험 조x조조원 이름작성자실험날짜2023.11.16제출날짜2023.11.234-4. 설계 실습 내용 및 분석4-4-1. 설계한 전가산기 회로의 구현 (2-level 로직 회로)설계실습계획서에서 그린 2-단계 전가산기 회로를 토글 스위치와 LED를 추가하여 설계 및 구현하여라. 구현된 회로의 입력 단자와 출력 단자의 전압을 측정하여 아래의 표에 기술하여라. 측정된 전압이 토글스위치와 LED 값과 일치하는지 확인하여라.입력출력ABCinSCout0**************************1011100111111 전가산기 진리표전가산기의 진리표는 과 같다.DMM을 통해 입력 단자와 출력 단자의 전압을 측정하는 대신 LED의 ON/OFF(논리값 1,0)를 통해 설계한 회로와 진리표 사이의 일치 여부를 판단하였다. 입력 단자의 LED의 상태가 좋지 않아 빛이 약하거나 깜빡깜박하는 경우가 있어 사진 상 명확히 보이지 않는 한계가 있었다. 출력 단자의 LED는 명확하게 나와 논리의 오류는 정확하게 판단할 수 있었다.아래의 , 의 회로는 예비보고서에서 설계한 회로이다. S의 2-level 회로. 의 2-level 회로아래의 은 실제 실험 시 2-input 소자를 통해 시행하여야 하므로 새로 설계한 회로이다. 는 실제 브레드보드 위에 구현한 모습이다. 소자에 있는 동그라미의 색은 각 소자를 구분하기 위해 임의로 그린 것이다. 또한 LED가 어떤 in/output 단자를 의미하는지 나타내었다. (A,B,Cin,S,Cout) = (0,0,0,0,0) (A,B,Cin,S,Cout) = (0,0,1,1,0) (A,B,Cin,S,Cout) = (0,1,0,1,0) (A,B,Cin,S,Cout) = (0,1,1,0,1) (A,B,Cin,S,Cout) = (1,0,0,1,0) (A,B,Cin,S,Cout) = (1,0,1,0,1) (A,B,Cin,S,Cout) = (1,1,0,0,1) (A,B,Cin,S,Cout) = (1,1,1,1,1)4-4-2 설계한 전가산기 회로의 구현 (XOR gate)설계실습계획서에서 그린 XOR gate를 이용한 다단계 전가산기 회로를 토글 스위치와 LED를 추가하여 설계 및 구현하여라. 구현된 회로의 입력 단자와 출력 단자의 전압을 측정하여 아래의 표에 기술하여라. 측정된 전압이 토글스위치와 LED 값과 일치하는지 확인하여라.입력출력ABCinSCout0**************************1011100111111 전가산기 진리표전가산기의 진리표는 와 같다.DMM을 통해 입력 단자와 출력 단자의 전압을 측정하는 대신 LED의 ON/OFF(논리값 1,0)를 통해 설계한 회로와 진리표 사이의 일치 여부를 판단하였다. 입력 단자의 LED의 상태가 좋지 않아 빛이 약하거나 깜빡깜박하는 경우가 있어 사진 상 명확히 보이지 않는 한계가 있었다. 출력 단자의 LED는 명확하게 나와 논리의 오류는 정확하게 판단할 수 있었다.아래의 의 회로는 예비보고서에서 설계한 회로이다. 는 브레드보드 위에 구현한 회로이다. 각 in/output 단자와 소자의 이름을 병기하였다. (A,B,Cin,S,Cout) = (0,0,0,0,0) (A,B,Cin,S,Cout) = (0,0,1,1,0) (A,B,Cin,S,Cout) = (0,1,0,1,0) (A,B,Cin,S,Cout) = (0,1,1,0,1) (A,B,Cin,S,Cout) = (1,0,0,1,0) (A,B,Cin,S,Cout) = (1,0,1,0,1) (A,B,Cin,S,Cout) = (1,1,0,0,1) (A,B,Cin,S,Cout) = (1,1,1,1,1)4-4-4 회로 검증전원을 차단, 공급을 바꾸어도 제대로 동작하는지 확인한다.전원을 차단하거나 공급을 변경하여도 로직 대로 동작하였다.4-5. 검토사항1. 본 실험실습에서 무엇을 하였으며 그 결과는 어떤가? 수치를 포함하여 요약한다.이번 9차 실험실습에서는 입력 조합에 따라 출력이 결정되는 조합 논리 회로를 설계하는 방법을 익히고, 조합 논리 회로의 가산기 회로 중 전가산기 회로를 설계하였다. 또한 기존의 실험실습과는 다르게 DMM을 통해 입출력 단자의 전압을 측정하지 않고, 각 입출력 단자에 LED를 연결하여 눈으로 0과 1을 확인할 수 있었다.처음으로, Inverter와 AND/OR gate를 활용하여 전가산기를 설계하였고, 전가산기의 진리표와 일치하게 동작하였다. 다음으로, XOR gate를 통해 S, AND/OR gate를 통해 Cout을 출력하는 전가산기를 설계하였다. 전가산기의 진리표와 일치하게 동작하였다. AND/OR gate를 이용한 전가산기보다 XOR gate를 이용한 전가산기가 더 적은 수의 gate를 통해 단순하고 효율적으로 설계 할 수 있다는 것을 실험을 통해 확인하였다.전원을 차단하거나 공급을 변경하여도 회로가 정상 작동하는 것을 확인하였다.2. 설계실습계획서에서 설계한 회로와 실제 구현한 회로의 차이점을 비교하고 이에 대한 이유를 서술한다.XOR gate를 이용한 전가산기는 2-input 소자를 통해 설계하여 변경할 필요가 없었지만, AND/OR gate를 이용한 전가산기는 3-input 소자를 기준으로 설계하여 새롭게 2-input 소자를 이용한 회로의 설계가 필요하였다. 조금 복잡하게 변하였지만 꼼꼼하게 확인한 결과 한번에 정상적으로 작동하였다.3. 설계 실습이 잘 되었다고 생각하는가? 잘 되었다면 그 근거는 무엇이며 잘 안되었다면 그 이유를 생각하여 서술한다.논리 게이트를 이용하는 실험실습은 정확한 전압 값을 측정하기 보다는 논리값인 1과 0에 해당하는 LED의 ON/OFF로 출력이 나와 눈으로 쉽게 확인할 수 있으므로 수월하게 진행되었다. AND/OR gate를 이용한 전가산기 회로를 2-input 소자를 통해 제작할 때 매우 복잡했지만, 꼼꼼히 확인한 결과 회로에 논리 오류 없이 정상 작동하였다. XOR gate를 이용한 전가산기는 동일한 동작을 더욱 단순한 회로를 통해 제작하였고, 정상 작동하였다. 따라서 이번 설계 실습은 잘 실행되었다고 생각한다. 열심히 해준 조원들과 도움을 주신 조교님께 감사하다고 말하고 싶다.
    공학/기술| 2024.02.17| 7페이지| 1,000원| 조회(205)
    태그 실험보고서, 아날로그, 중앙대, 예보, 결보, 중앙대전전, 아날로그및디지털회로설계실..
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