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"HDL Code" 검색결과 1-20 / 77건

  • 자료 표지
    순환중복검사 부호용 하드웨어 HDL 코드 생성기 (HDL Codes Generator for Cyclic Redundancy Check Codes)
    한국전기전자학회 김현규, 유호영
    논문 | 11페이지 | 무료 | 등록일 2025.06.15 | 수정일 2025.06.17
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  • 자료 표지
    아주대학교 논리회로 HDL프로젝트 100점만점보고서 상세설명 + CODE포함
    란 Segment 방식의 숫자 표시 소자로서 최대 7개의 Segment로 숫자를 표시하는 방식을 의미한다.7 Segment 표시 방식을 바탕으로 8bit의 입력 Code에 대해 Seven ... Segment 방식으로 14ibt의 출력 Code를 나타내는 Decoder를 설계한다.Segment의 LED 순서는 modulo(학번/67)값으로 결정한다.modulo ... 하여 Output 0~13의 최소식을 아래 그림에서와 같이 Coding한다. 따라서 아래 코드에서 잘린 부분은 카르노맵을 참고하면 그 내용을 알 수 있다.예를 들어 result(0)은 최
    Non-Ai HUMAN
    | 리포트 | 15페이지 | 2,500원 | 등록일 2016.07.09 | 수정일 2016.07.11
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  • 판매자 표지 자료 표지
    BCD code, 세븐 세그먼트에 대한 이론 및 회로
    2014.43. 관련 이론(1) BCD codeBCD는 Binary Coded Decimal의 약자로서 이진코드의 십진화를 의미한다. 일반적으로 BCD 코드란 8421코드를 의미하며 각 ... 저)(2) Verilog HDL 디지털 설계와 합성의 길잡이(sam ir Palnitkar 저)(3) Verilog HDL을 이용한 디지털 시스템 설계 및 실습(신경욱 저)
    리포트 | 5페이지 | 2,500원 | 등록일 2023.06.22
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  • 자료 표지
    [서울시립대] 전자전기컴퓨터설계실험2 / Lab06(예비) / 2021년도(대면) / A+
    Pre-reportSequential Logic 1날짜 :학번 :이름 :1. Introduction가. 실험의 목적Verilog HDL 언어를 사용하여 Sequential ... - Verilog HDL의 +/- 연산자를 이용하여 쉽게 모델링이 가능함.(5) Sequential logic 모델링- always 구문으로만 작성이 가능.- Sensitivity list ... 는 clock, resetn 등이 있음.- non-blocking assignment 사용을 권장.(6) Coding Guidelines- When modeling s
    Non-Ai HUMAN
    | 리포트 | 16페이지 | 2,000원 | 등록일 2022.07.16
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    [서울시립대] 전자전기컴퓨터설계실험2 / Lab03(예비) / 2021년도(대면) / A+
    Pre-reportBasic Gates in Verilog날짜 :학번 :이름 :1. Introduction가. 실험의 목적Verilog HDL 언어의 기본 사용법을 익히고 디지털 ... 논리회로를 설계하는 여러 가지 방법론을 학습한다. 또한 설계한 로직을 시뮬레이션하기 위한 테스트 벤치의 작성법을 익히고 사용한다.나. 실험 이론(1) HDL의 종류a ... . Verilog HDL: 미 Cadence사 제품, 유연한 문법- 1983년 Gateway Design Automation사에서 하드웨어 기술언어인 HiLo와 C언어의 특징을 기반으로 개발
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    | 리포트 | 12페이지 | 2,000원 | 등록일 2022.07.16
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  • 판매자 표지 자료 표지
    서울과기대 전전실 스톱워치 설계 A+ 결과보고서 / FPGA 스톱워치 설계
    일학 과학 번성 명3. a) b) 전체 Verilog HDL 코드 모의실험 결과 파형 및 분석verilog CodeTestbench Code[분석]- 전체 Top 모듈 ... 일학 과학 번성 명2. a) b) 각 블록별 모의실험 결과 파형 및 분석1) clkdivverilog CodeTestbench Code파형 분석:input으로 들어온 Mclk ... Machine 상태도] 와 동일하게출력되었음을 확인하였다.4) Timerverilog CodeTestbench Code파형 분석 :Timer module의 Cnt는 [3:0]state
    Non-Ai HUMAN
    | 리포트 | 19페이지 | 4,000원 | 등록일 2026.03.12
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  • 자료 표지
    시립대_전전설2_Velilog_예비리포트_7주차
    Verilog HDL 실습 7주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date ... 라는 Input이 추가되어 Reset = 1이 될 경우 Output이 0이되는 카운터 이다.(3) Serial I/O BCD to Excess-3 Code Converter5, 6주차 실험
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    | 리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11 | 수정일 2022.04.21
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    시립대 전전설2 Velilog 결과리포트 5주차
    Verilog HDL 실습 5주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit ... ’S2’A + S1’S2B + S1S2’C + S1S2D4) BCD Code (8421 코드)BCD = Binary-Coded Decimal 로써 2진 부호화 10진법을 의미 ... ) Excess-3 Code ( 3초과코드 )부호화 10진법 (수 표시법의 일종으로, 10진수를 부호화하여 표시하는 것. 가장 널리 쓰이는 것은 2진화 10진법이다) 의 일종으로 이름
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    | 리포트 | 16페이지 | 1,000원 | 등록일 2021.04.16
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    [서울시립대] 전자전기컴퓨터설계실험2 / Lab06(결과) / 2021년도(대면) / A+
    Post-reportSequential Logic 1실험날짜 :학번 :이름 :1. Introduction가. 실험의 목적Verilog HDL 언어를 사용하여 Sequential ... - Verilog HDL의 +/- 연산자를 이용하여 쉽게 모델링이 가능함.(5) Sequential logic 모델링- always 구문으로만 작성이 가능.- Sensitivity ... list는 clock, resetn 등이 있음.- non-blocking assignment 사용을 권장.(6) Coding Guidelines- When modeling s
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    | 리포트 | 18페이지 | 2,000원 | 등록일 2022.07.16
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  • 자료 표지
    [APP] 블록체인 데일리 건강 체크 화면설계서(기획서,스토리보드,기획서양식,스토리보드양식,템플릿)
    * HDC * CODE FLAG MEMO Save 2 1 3Main( 신규 정보 등록 ) 홍길동 건강 체크 Data of measurement Data of control solution ... _ID * SPE_ID USER_ID * TG * TC * HDC * CODE FLAG MEMO Save SPE_ID Bar code QR code Direct input 1 2 ... hh:mm 환자 ID abc123 1234 USER_ID TG TC HDC CODE FLAG defg123 80 80 80 1234 ○ MEMO 오전에 측정한 환자입니다 . 오후
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    | ppt테마 | 33페이지 | 15,000원 | 등록일 2022.08.24
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  • 자료 표지
    시립대 전전설2 Velilog 예비리포트 7주차
    Verilog HDL 실습 7주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date ... 하는 기능, Reset이라는 Input이 추가되어 Reset = 1이 될 경우 Output이 0이되는 카운터 이다.(3) Serial I/O BCD to Excess-3 Code
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    | 리포트 | 17페이지 | 1,000원 | 등록일 2021.04.16
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    verilog-디지털시계(Digital watch)A+자료 코드및 레포트
    목표: Verilog HDL을 이용하여 디지털 시계를 설계 한다.내용: 교재를 참고하여 디지털 시계를 완성 한다.- MSL (Master Selection Logic) 설계 ... (Blink 동작, 자동 시간 증가) Spec: Spec 관련 모든 내용은 교재의 Code 를 이해하고 분석 하여 동일하게 결정 배점: 1. MSL 설계 20점 2. DCL 설계 20 ... 하여 Simulation 결과 작성 - 동일한 Code 일 경우 전부 0점 처리 - 각각의 기능을 이해하고 본인이 설계 한 방법 설명 및 Simulation 결과로 검증 ‘Ex) 위의 Simulation 결과로 확인’ 이라고 설명하면 ‘0’점 처리
    Non-Ai HUMAN
    | 리포트 | 59페이지 | 9,000원 | 등록일 2019.08.24 | 수정일 2023.11.02
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    HDL및실습_State Machine상태머신 이해하기_횡단보도제어기_BCD_GRAY_10진_16진 카운터 설계하기
    목 차번호내 용쪽 수1State Machine(상태 머신) 개요12case 구문을 사용한 BCD Counter 만들기23case 구문을 사용한 GRAY Code Counter ... . BCD Counter2. Gray Code Counter3. 10/16 Dual Counter4. Crosswalk Controller 횡단보도 제어기5. ADC Controller6 ... 도주의 : 시뮬레이션 옵션이 반드시 쿼터스2 시뮬레이션으로 선택할 것.Case를 사용한 BCD_counter의 RTL VIEWER3. case 구문을 사용한 GRAY Code
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    | 리포트 | 13페이지 | 3,000원 | 등록일 2020.07.05
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  • 자료 표지
    서울시립대학교 전자전기컴퓨터설계실험2 제04주 Lab03 Pre
    Pre-lab Report전자전기컴퓨터설계실험Ⅱ4주차. Verilog HDL실험 날짜2016. 9. 26학번이름Professor조교실험 소개실험 목적HDL(Hardware ... Description Language)를 이용한 AND 및 NAND Gate 설계를 해보고, Verilog HDL 문법을 익힌다.실험에 필요한 배경 지식Verilog HDLHiLo ... ] AND Gate 설계Create a New ProjectHDL로 설계해주기 때문에, Top-level source type을 HDL로 설정한다.Create New
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    | 리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04
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  • 자료 표지
    서울시립대학교 전자전기컴퓨터설계실험2 제10주 Lab09 Pre
    Professor조교IntroduceObjectText LCD의 작동 원리를 이해하고, Verilog HDL로 구현한다. 그 후, 하드웨어를 통해 정상 동작을 확인한다.Background ... FPGA Chip)Pre-Lab실험 방법[실험 1] Text LCD에 문자 표시Add Source레포트의 분량 축소 목적으로 소스코드의 이미지를 줄인다.Source Code크게 4개 ... 다.Pin Assignment Code분주하기 위한 clock은 1kHz, reset은 reset switch로 사용한다.rs는 Character LCD의 CLCD_RS를 사용하며, rw
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    | 리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04
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    서울시립대 전자전기컴퓨터설계실험2 제06주 Lab05 Pre
    Spartan3 FPGA Chip)Pre-Lab실험 방법[실험 1] 3 * 8 Decoder 설계Add SourceSource Code모듈을 지정해주고, 사용할 Input 및 ... 으로 설정해준다.Behavioral Simulation기본적인 Test Bench Source Code가 생성되었음을 알 수 있다. Simulation 조건에 맞게 Source Code ... 를 수정해준다.Modified Test Bench Code3 * 8 Decoder Simulation ResultBehavioral Simulation Result를 확인
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    | 리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04
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  • 자료 표지
    서울시립대학교-전자전기컴퓨터설계실험2-제09주-Lab08-Pre
    [실험 1] Static 7-Segment ControllerAdd SourceSource Code4비트의 Input BCD가 나타낼 수 있는 0000~1001의 경우에 따라, a ... 으로 Seg A~G를 사용한다.Behavioral Simulation기본적인 Test Bench Source Code가 생성되었음을 알 수 있다. Simulation 조건에 맞 ... 게 Source Code를 수정해준다.Modified Test Bench CodeSimulation of Static 7-Segment ControllerBehavioral
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    | 리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04
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  • 자료 표지
    서울시립대 전자전기컴퓨터설계실험2 제04주 Lab03 Post
    Post-lab Report전자전기컴퓨터설계실험Ⅱ4주차. Verilog HDL실험 날짜2016. 9. 26학번이름Professor조교Expected ResultsAND Gate ... ModelingBehavioral Modeling Source Code1-bit Full Adder의 경우, 3개의 Input과 2개의 Output을 설정해준 뒤, bitwise operation을 통해 ... 을 Input으로, LED 1, 2를 Output으로 사용하였다.Gate Primitive ModelingGate Primitive Modeling Source Code1-bit
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    | 리포트 | 9페이지 | 1,500원 | 등록일 2017.09.04
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    서울시립대 전자전기컴퓨터설계실험2 제05주 Lab04 Pre
    (included - Xilinx Spartan3 FPGA Chip)Pre-Lab실험 방법[실험 1] Half Adder 설계Add SourceSource Code모듈을 지정해주 ... Test Bench Source Code가 생성되었음을 알 수 있다. Simulation 조건에 맞게 Source Code를 수정해준다.Modified Test Bench ... 를 통해 Half Adder가 잘 작동함을 알 수 있다.[실험 2] 1-bit Full Adder 설계Add SourceSource Code모듈을 지정해주고, 사용할 Input 및
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    | 리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04
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    서울시립대학교-전자전기컴퓨터설계실험2-제07주-Lab06_Pre
    ] 병렬 데이터전송Add SourceSource Code모듈을 지정해주고, 사용할 Input 및 Output을 지정한다. 그리고 Output은 Register로 할당한다.clk1이 ... and route를 시행할 수 있도록 한다.Behavioral Simulation기본적인 Test Bench Source Code가 생성되었음을 알 수 있다. Simulation ... 조건에 맞게 Source Code를 수정해준다.Modified Test Bench CodeSimulation of Parallel data transferBehavioral
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    | 리포트 | 6페이지 | 1,500원 | 등록일 2017.09.04
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2026년 03월 17일 화요일
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