"Clock Gating"의 검색결과 입니다.

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전전설2 latch, flip 영남이공대 중앙대학교 10진카운터 보고서 플립플롭의 기능 4-bit adder 7 segment 틴커캐드 변압기 FPGA Board

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"Clock Gating" 검색결과 1-20 / 306건

Clock-Gating을 이용한 저전력 IMDCT 설계 (Low-power IMDCT Design Using Clock- Gating)

한국정보기술학회 김희석

논문 | 7페이지 | 무료 | 등록일 2025.06.25 | 수정일 2025.06.28

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Clock-gating 방법을 사용한 저전력 시스톨릭 어레이 비터비 복호기 구현 (Low-Power Systolic Array Viterbi Decoder Implementation With A Clock-gating Method)

한국정보처리학회 류제혁, 조준동

논문 | 6페이지 | 무료 | 등록일 2025.04.25 | 수정일 2025.05.14

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ODC 클록 게이팅을 이용한 저전력 프로세서 설계 (Design of Low Power Micro-Processor Using Clock Gating Based on ODCs Computation)

한국정보기술학회 김세호, 김희석

논문 | 7페이지 | 무료 | 등록일 2025.06.25 | 수정일 2025.06.28

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정교한 클럭 게이팅을 이용한 저전력 재구성 가능한 DSP 설계 (Design of a Low Power Reconfigurable DSP with Fine-Grained Clock Gating)

대한전자공학회 정찬민, 이영근, 정기석

논문 | 11페이지 | 무료 | 등록일 2025.04.20 | 수정일 2025.05.11

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클럭 게이팅 구동신호 기반 상위수준 전력모델의 전력 상태 수 감소 (Reduction of the Number of Power States for High-level Power Models based on Clock Gating Enable Signals)

대한전자공학회 최호석, 이준환

논문 | 8페이지 | 무료 | 등록일 2025.05.28 | 수정일 2025.06.04

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서강대학교 디지털논리회로실험 7주차 - Counter와 State Machine 설계

하는 FF들이 Clock 입력을 동일한 하나의 신호로 받는다. 동기 직렬 Counter는 크게 동기 직렬 Counter와 동기력을 AND gate를 통해 연결되어 입력되는 방식이 ... 의 bus 구현에 대해 배운다.2. 실험 이론● CountersCounter는 일정한 주기를 가지고 0과 1의 신호를 반복하는 Clock 신호에 따라 0부터   까지, 혹은 ... 와 동기 counter로 나눌 수 있다. 우선 비동기 counter는 counter를 구성하는 FF들이 Clock 입력을 공유하지 않고, 첫 FF를 제외한 모든 FF가 이전 FF의 출력

리포트 | 32페이지 | 1,500원 | 등록일 2024.08.17

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filp flop(sr, d) 결과보고서(기초실험1)-틴커캐드

을 알 수 있다.D=0D=1(2) Clocked D latchClocked D latch를 NAND Gate를 이용해 구현하고 timing diagram을 사고 실험을 통해 나타냈 ... GATE로, NAND GATE로 구현하고 실험을 진행한 결과 D의 값이 1이면 출력 Q 또한 1, D가 0이면 출력 Q 또한 0이 되는 것을 확인할 수 있었다. Clocked D ... , Q’의 값의 변화를 살펴보는 실험이었다. SR Latch는 2개의 입력, S와 R을 가지며 서로의 출력이 입력이 되는 순차회로이다. 또, Clock의 영향을 받지 않는다. 아래

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| 리포트 | 8페이지 | 1,000원 | 등록일 2022.05.03 | 수정일 2023.11.29

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한양대 Latches & Flip-Flops

. 관련 이론Latches는 기본적인 Gate 회로로 구성되는 기억 소자이다. 기억 소자란 전원이 공급되고 있는 동안은 현재의 상태를 그대로 유지하는 소자를 뜻한다.하지 ... 만, Latches는 불안정한 상태가 있으므로 별도의 회로를 추가해 Flip-Flops를 구성했다. Latches와 Flip-Flops는 CLOCK의 여부로 구별할 수도 있다.Flip ... -Flops는 SR FF , D FF , JK FF , T FF로 구분할 수 있다.각각의 Flip-Flops는 Gate 하나의 차이로 바뀌는 비슷한 구조를 띄고 있다.SR Latch

리포트 | 6페이지 | 2,000원 | 등록일 2023.03.21

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아날로그및디지털설계실습 예비보고서 12주차

048개NAND gate 74HC003개NOR gate 74HC023개AND gate 74HC083개OR gate 74HC323개7-Segment3개BCD Decoder 74LS ... , GND 연결 등의 기본적인 연결은 표시할 필요 없이 주요 부품과 주요 결선 부분만 표시하시오.12-4-1 기본적인 클럭 생성 회로 및 카운터 회로 테스트- 생성된 Clock 신호 ... Flip flop과 and gate를 이용해서 start를 할 때, 즉 switch를 on 했을 때만 pulse가 인가되며 회로가 동작하고, switch를 off했을 때에는 회로

리포트 | 6페이지 | 1,000원 | 등록일 2025.07.26

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[부산대학교][전기공학과][어드벤처디자인] 10장 Flip-flop 및 Shift register(10주차 결과보고서) A+

어드벤처디자인 결과보고서Flip-flop 및 Shift register학과: 전기공학과학번:이름:실험 목적실제로 Flipflop을 Gate로써 구성하여 그 동작 원리를 설명 ... 플롭이다. 그 동작 상태를 점검하라.실험 결과그림을 참고하여 LS7400과 LS7404를 이용하여 회로를 구성하였다. D, Clock, Q, Q’ 의 on/off(1/0) 상태 ... D, Clock의 상태를 00, 10, 11, 01, 10 순서대로 바꾸었다. 맨 처음 Q의 상태는 0이므로 Q는 진리표에 따라 0,0,1,1,0 순서대로 바뀔 것이다.D

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| 리포트 | 6페이지 | 1,000원 | 등록일 2021.04.25

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디지털 논리실험 8주차 예비보고서

1.1 Gated D Latch의 동작에 대해 설명하시오. Gated D Latch는 D와 EN을 입력 값으로 갖고, Q와 를 출력 값으로 가진 다. S-R Latch와 거의 ... 가 있다. 실험 에서는 확인할 수 없었지만 CLOCK의 스위치가 올라가는 그 순간에만 D가 0 이면 Q=0, =1이 되고, D의 1일 때에는 Q=1, =0이 된다.

리포트 | 4페이지 | 2,000원 | 등록일 2023.04.11

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디지털 논리실험 7주차 예비보고서

1.6 응용실험 (2)의 pulse transition detector에서 사용하는 NOT gate의 개 수가 늘어나면서 발생하는 차이에 대하여 서술하시오. pulse ... transition detector에서 CLOCK 입력 값이 1에서 0으로 바뀌는 순간 NOT 게이트를 거치지 않는 부분은 그 변화를 즉각 받아들이지만 NOT 게이 트를 거치는 부분

리포트 | 5페이지 | 2,000원 | 등록일 2023.04.11

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부산대 어드벤처디자인 실험10 A+ 결과보고서

실험 10 결과 보고서실험 결과 및 논의Master-Slave Flip-Flop은 2개의 Clocked Flip-Flop과 NOT 게이트로 구성됩니다. 상향예지 트리거 방식 ... 습니다. SR이 01일 때는 0, 10일 때는 1이 나오고 00일 때는 그 전의 결과값이 그대로 유지되었습니다. CP가 1일 때는 Master가 작동하고(처음 NAND gate 4개 ... ) 0일 때는 Slave(나중 NAND gate 4개)가 작동되었습니다. 그래서 회로를 작동시키기 위해서는 CP를 1 (Master)에서 0 (Slave)로 조정을 해야 전체 회로

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| 리포트 | 1페이지 | 1,500원 | 등록일 2022.04.09

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아날로그 및 디지털 회로 설계 실습 결과보고서12 Stopwatch설계

카운터 회로 테스트Fucntion generator를 이용하여 사용하고자 하는 1Hz의 Clock 신호를 만들어낸다. (Frequency : 1Hz, Function : square ... 의 oscilloscope로 회로에 연결한 상태에서 입력 CLK신호를 측정해보니 목표하는 Clock 신호를 만들어 냈음을 확인할 수 있었다.(A)에서 생성된 Clock신호를 BCD카운터(10진 카운터 ... 하였으며, 12-4-2실습의 회로에 추가적으로 소자를 연결하였으며 위의 실습들과는 달리 두번째 카운터가 6진카운터가 되도록 만들기위해 AND gate를 추가로 연결하여 CLK신호

리포트 | 13페이지 | 2,000원 | 등록일 2023.09.05 | 수정일 2023.10.24

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(A+/이론/예상결과/고찰) 아주대 논리회로실험 설계결과보고서

은 시간을 다운 카운팅 한다.3) 설계 내용1. 세부 회로1) CLOCK Divider 우리가 사용한 FPGA에는 50MHz를 기본 주파수로 출력하는 내부 핀이 있다. 이 내부 핀 ... 면 T F/F에 클럭이 들어가고, 결과적으로 출력 Q가 반전된다. And gate 두 개와 Not gate 한 개를 통해 Q의 값에 따라 출력을 선택적으로 정할 수 있도록 구성하였다. Key0와 함께 있는 Xor gate는 밑에 있을 5분이 지나면 멈추는 기능과 관련이 있다.

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| 리포트 | 10페이지 | 1,500원 | 등록일 2021.10.24 | 수정일 2021.10.26

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홍익대_디지털논리회로실험_7주차 예비보고서_A+

다.1.2 Pulse detector와 CLK에 대해 설명하고 응용 실험 (2) [그림 4]의 원리를 설명하시오.CLK는 CLOCK을 의미한다. CLOCK은 출력을 특정 타이밍 ... gate가 들어있다. 입력-1,2,13 출력-12입력-3,4,5 출력-6, 입력-11,10-9 출력-8번핀이다. Gnd와 Vcc는 일반적인 칩과 마찬가지로 각각 7번 14번 핀이다.J ... )은 ACTIVE LOW로 작동하니 유의해야한다.1.6 응용실험 (2)의 pulse transition detector에서 사용하는 NOT gate의 개수가 늘어나면서 발생

리포트 | 7페이지 | 1,500원 | 등록일 2024.05.15

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전전설2 실험2 예비보고서

실험2. Schematic Design with Logic Gates9/8~9/15예비보고서1. 실험 목적Design Tool을 사용하여 Digital logic ... 의 Schematic 설계를 수행해 본다.Schematic 설계는 ISE가 제공하는 여러 가지 종류의 logic gate 심볼을 직접 불러와서 배치하고 연결함으로써 디지털 회로를 디자인 ... .자일링스 Datasheet의 3pg를 보면, system gates가 200k개 있다고 한것을 보아 한 개의 칩에 200개의 논리 게이트를 구현할 수 있을 것 같다.[2-4] 본 실험

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| 리포트 | 8페이지 | 2,000원 | 등록일 2022.11.30

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2019년 하반기 ASML cs엔지니어 합격자소서

고 Quartus 프로그램을 이용하여 신호등의 Clock 시뮬레이션을 해보았습니다. 시뮬레이션을 통해, 5bit 2진 계수기를 이용한다면 VCC와 GND을 한 라인으로 통일하고 설계를 단순 ... 화할 수 있는 것을 배웠습니다. 이후에도 조교님을 자주 찾아가 프로젝트에 관한 피드백을 구하였으며, ‘Clock’ 길이가 아닌 개수로 설계하여 Control을 쉽게 하는 등 방향 ... 의 logic과 AND-2 Gate 세 개로 이루어진 것을 알 수 있었습니다. 하지만 저에게 실제 설계도는 너무 낯설었기 때문에, Logic diagram에 있는 Gate들을 찾기가 쉽

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| 자기소개서 | 5페이지 | 3,000원 | 등록일 2022.03.13

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12. Stopwatch 설계 예비보고서 [2021년도 아날로그 및 디지털 회로 설계 실습 A+ 자료]

한다.12-2. 실습준비물부품Inverter 74HC048개NAND gate 74HC003개NOR gate 74HC023개AND gate 74HC083개OR gate 74HC323 ... 회로 및 카운터 회로 테스트생성된 Clock 신호를 BCD카운터(10진 카운터)에 연결 BCD카운터 출력 4bit을 BCD to 7-segment decoder(MC14511B ... 동작하고 있는 회로를 기준으로는 Cpu=H 만 인위적으로 인가해주면 된다. 따라서 JK Flip flop과 and gate를 이용하여 start를 위해서 switch를 on 했

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| 리포트 | 6페이지 | 1,000원 | 등록일 2022.09.06

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(기초회로 및 디지털실험) 16진 동기 및 비동기 카운터 설계

로 연결되어 있어 한 번의 Clock 펄스의 변화가 동시에 각 단을 Trigger 시키므로 순간적 동작형의 카운터라고 할 수 있으며, 고속 카운터에 이용되고 설계 방법은 아래와 같 ... SN7476, SN7490의 회로도를 구현한다.SN7400은 2-Input NAND gate로 두 입력의 값이 1인 경우에 출력이 1이 나오고 나머지 경우엔 0이 나온다.SN ... 순서는 클록이 주어질 때마다 0000→0001→…→1111→0000과 같이 1씩 카운터 되다가 16이 되는 순간 0000이 되도록 설계하며 중간에 And Gate를 넣어주어 카운터

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| 리포트 | 7페이지 | 1,500원 | 등록일 2021.07.13 | 수정일 2022.02.16

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