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fpga 설계 전전설2 2주차 4 bit binary counter 전전설 adder 컴퓨터구조 fpga 계산기 NAND flash
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'Bit Array' 초안, 3분이면 완성
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"Bit Array" 검색결과 141-160 / 488건

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    전자전기컴퓨터설계실험2(전전설2)2주차결과
    가 느리다.다. FPGA(Field programmable gate array)이미 설계된 하드웨어를 반도체로 생산하기 직전 최종적으로 하드웨어의 동작 및 성능을 검증하기 위해 제작 ... Adder우리가 보통 n-bit의 두 2진수를 더할 때 산술적으로 왼쪽에서부터 더해가면서 carry를 더해준다. 이 과정을 논리 게이트를 이용하여 표현한 것이 바로 ripple ... -carry이다. Full-Adder 1개가 1 bit의 두 2진수의 합을 표현한 논리 함수이기 때문에 full-adder를 연결하여 만들면 자연스럽게 n-bit의 두 2진수의 합
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    | 리포트 | 15페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10
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  • 자료 표지
    디지털실험 설계1 예비 7447소자의 등가회로 설계
    진수를 10진수로 변환해 주기 때문에 회로를 설계하는 입장에서는 디코더라 칭할 수 있지만, 실제로는 4비트 10진수를 7비트 코드로 변환하는 코드 변환기이다.2. 디코더 ... 는 디코더와 디코더의 출력을 가지고 필요한 논리식을 만들어내는 Memory Array로 이루어져 있다. 디코더 출력중 하나가 1이 나오면 이 출력이 메모리 배열의 하나인 워드를 선택 ... 하여 필요한 결과가 출력되는 식이다. 출력의 비트수는 임의로 정한다. 아래 회로는 ROM으로 7447회로를 구성해 본 것이다.좌측의 4개의 입력과 10개의 AND출력이 디코더 부분이
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    | 리포트 | 7페이지 | 1,000원 | 등록일 2014.09.30
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    Lab#05 Combinational Logic Design 2
    Mux9다. Prelab3. 2bit 2:1 Mux11라. Prelab4. 4:1 Mux134. Result of the lab15가. Inlab1. 2bit 2:1 Mux15 ... ombinational circuit의 한 종류인데, n input의 이진수 정보를 2^n 개의 output으로 변환해주는 circuit이다. 만약 n-bit information ... 이 unuse것이다. 그래서 Select bit이 추가되게 되고, 2^n의 input이 있으면, n개의 Select bit이 필요하게 된다. 왼쪽의 그림은 4:1Mux를 나타낸 것으로, 4개
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    | 리포트 | 26페이지 | 1,500원 | 등록일 2016.09.11
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    실험2 제10주 Lab08 Pre Counter & 7Segment & Piezo
    하고 결과값을 FND와 FND ARRAY에 출력할 수 있다. 또한 Carry와 Burrow를 통해서 4-bit 이상의 수에 대한 Up/Down Count를 구별할 수 있다. 이어 ... ) Procedure of Lab 23. Predata of this Lab1) Lab 1 of 4-bit Up Counter With 7 Segment2) Lab 2 of 7 ... Segment With Piezo4. Summarize5. Reference1. Introduction1) Purpose of this Lab4-bit Up/Down Counter를 제작
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    | 리포트 | 8페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.14
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  • 자료 표지
    전전컴설계실험2-10주차 결과
    /Down Counter를 제작하고 결과값을 FND와 FND ARRAY에 출력할 수 있다. 또한 Carry와 Burrow를 통해서 4-bit 이상의 수에 대한 Up/Down Count ... 여부-실험 측정 결과의 해석 및결론(Conclusion)참고문헌(References)1.Introduction.(1)Purpose of this LabLab1은 4-bit Up ... Array에 표시하시오.Parallel Load Data D~A: Bus Switch 1~4Count Up: Button Switch 1Count Down: Button
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    | 리포트 | 21페이지 | 1,500원 | 등록일 2014.03.28 | 수정일 2014.04.15
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  • 자료 표지
    C언어 자료
    ,294,967,295MSB(Most Significant Bit) : 최상위 비트LSB(Least Significant Bit) : 최하위 비트..PAGE:194 ... onsortintlong실수floatdoublelong double무치void..PAGE:183. 정수형기본 형최소 크기(bits)최소 값최대 값(signed)최대 값(unsigned ... ] = %d\n”, i, arr[i]);return 0;}..PAGE:227. 실수 데이터 형기본 형최소 크기(bits)최소 값최대 값(signed)최대 값(unsigned
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    | 리포트 | 69페이지 | 4,000원 | 등록일 2016.12.16
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    스마트안테나
    Rejection 비트에려율을 낮추고 , 유효지연을 감소 시킬수있다 . SDMA 지능형 / 스마트 안테나를 통해 지속적으로 무선환경에 적응 사용자에게 최고 성능의 신호 제공 , 주파수 선택 ... 안테나 Gain 최소화두 가지 스마트안테나 기술 스마트안테나 기술 아답티브 안테나 Adaptive array – 적응형 빔형성 , 적응빔 실시간으로 조정되는 무한개의 빔 패턴을 적응 ... 을 수신 또는 빔 패턴을 조합스마트안테나 기술 구분 Switched Beam Adaptive Arrays 구현 상대적으로 저렴한 비용 상대적으로 쉬운 구현 복잡도 증가 구현 비용 증가
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    | 리포트 | 10페이지 | 2,000원 | 등록일 2015.07.16 | 수정일 2015.07.17
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    PLC실습 보고서 11~30번
    에서 받은 Array_dint비트를 출력데이터(Local:3:O:Data) 로 출력해준다.7. 명령어 설명(1) 비트 쉬프트 레프트 (BSL) :BSL 명령은 배열내의 지정된 비트를 한 ... ) 로 저장한다.- Array_dint는 Control Tag에서 Dint 형식으로 저장하고 배열을 사용하여 Dim1=0 Dim2=16 으로 저장한다.① 0번렁에서 전원을 키면 b ... 에서 M0.0 은 자기유지로 인해 ON이 되고 T1은 0번렁에서 ON이 되어서 BSL 이작동한다. Bit 가 0번부터 하나씩 16번까지 이동한다.④ 3번렁에서 MOV 는 BSL
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    | 리포트 | 45페이지 | 1,500원 | 등록일 2014.11.11
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  • 자료 표지
    PIC16F84A 잔상기 설계 (하드웨어 및 회로도, AVR 코드 첨부)
    enable, 1일 때 disable시킨다.bit6인터럽트 에지를 1일 때 rising으로 트리거하고 0일 때 falling으로 트리거한다.bit5타이머/카운터0의 클럭소스 선택 비트 ... low일 때 0일 때는 low to high일 때 증가한다.bit31일 때 프리스케일러가 워치독 타이머에, 0일 때 타이머/카운터0에 배치된다.bit2~0세 비트를 설정 ... 0를 참조하여 설정한다.레지스터●STATUS REGISTERSTATUS REGISTER는 상태 레지스터로서 우리가 사용할 설정은 bank1, 0를 바꿔주는 설정이므로 bit 5~6
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    | 리포트 | 7페이지 | 1,500원 | 등록일 2015.01.27
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    타이머와 카운터 예비보고서
    의 주기를 측정하면 16,000이라는 n값이 나오는데 기본적으로 atmega128은 8비트 cpu이므로 0~255까지 256의 숫자만을 넣을 수 있기 때문에 저 어마어마한 숫자 ... 인터러브가 발생하는 데까지 걸리는 시간"이며 이는 TCNT0 레지스터의 값을 의미하는게 아니라 타이머/카운터가 카운트하는 횟 수값을 의미한다.2) 8비트 타이머/카운터의 특징 ... - 4개의 타이머/카운터 중 0번과 2번 타이머/카운터- PWM 및 비동기 동작 모드를 갖는 8비트 업/다운(Up/Down) 카운터- 8비트 카운터 : 28 = 256, 즉 0~255
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    | 리포트 | 8페이지 | 1,000원 | 등록일 2015.11.09
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  • 자료 표지
    컴퓨터구조 참조국부성, 직접매핑 소개ppt
    (ex: arrays,program codes) 시간 (temporal) 지역성 : 최근 사용되었던 기억 장소들이 집중적으로 액세스되는 경향 (ex: loop, reuse of ... 장치의 각 불록은 그 불록에 대해서 정해진 캐시 인덱스에만 저장 - 캐시 기억 장치에 2k 개의 워드가 있고 주 기억 장치에 2n 개의 워드가 있다면 기억 장치 주소는 n 비트 ... 로서 (n-k) 비트의 태그 필드와 k 비트의 인덱스 필드로 구성 - k 비트의 인덱스 필드가 캐시의 주소로 되고 , 캐시의 각 워드도 태그와 데이터로 구성
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    | 리포트 | 21페이지 | 3,000원 | 등록일 2015.11.12
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  • 자료 표지
    Lab#08 Application Design1
    & Method가. Materials-FPGA(Filed Programmable Gate Array)-XC3S200-Xilinx ISE.-ISim (simulator)-XST ... -Segment Controler Design일단 주어진 교안 코드에서 오류가 있었는데, SEG_COM register를 4비트로 주고, case안에서 8비트값을 대입시켰다. 문제 ... 없이 잘 돌아간 이유는, 8비트값을 대입했지만, 레지스터의 한계는 4비트 까지였으므로, 오버플로가 발생하여 오버플로 값들을 삭제하고 4비트 까지만 받아들인 것으로 추정한다. 데이터
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    | 리포트 | 30페이지 | 1,500원 | 등록일 2016.09.11
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  • 자료 표지
    Lab#02 [HBE-ComboⅡ-SE] board [Xilinx Spartan3] FPGA chip [ISE] digital design tool
    & MethodMaterials-FPGA(Filed Programmable Gate Array)-XC3S200-Xilinx ISE.-ISim (simulator)-XST (Synthesis tool ... 한다.전원을 연결한 후, 스위치를 조작하여 회로의 동작을 확인한다.Supposed DataVerilog를 이용한 2-bit And Gate 작성Behabioral Stimulation ... 하였고, 설계한 값과 같이 결과값이 나왔다. 결과값의 상세한 내용은 위의 실험결과를 참조하도록 한다. 실험2 Full Adder는 Half Adder 2개를 연결하여 3bit의 연산
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    | 리포트 | 18페이지 | 1,500원 | 등록일 2016.09.11
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  • 판매자 표지 자료 표지
    전자전기컴퓨터설계실험2(전전설2)5주차예비
    Backgrounds for this Lab)가. 디코더말 그대로 해독기를 의미한다. 임의의 입력 번호에 대응하는 출력만을 활성화 시키며 n비트 2진수 입력 신호를 2^n 개의 출력 ... 를 n비트 2진수 출력 신호로 변화시킨다. 디코더와 비슷한 구조로 입력값 중 하나만 1의 값을 가지며 나머지는 0을 갖는다.예를 들어 4x2 인코더를 보자.이를 통해 And gate ... 4개의 입력 신호를 할당 할 수 있다.라. BCD codeBCD 코드란 4bit를 이용하여 십진수를 그대로 표현해주는 코드를 말한다.4bit로 십진수를 표현하기 때문에 1~9
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    | 리포트 | 13페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10
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  • 자료 표지
    전전컴설계실험2-10주차 예비
    .Introduction.(1)Purpose of this LabLab1은 4-bit Up/Down Counter를 제작하고 결과값을 FND와 FND ARRAY에 출력할 수 있다. 또한 Carry ... 와 Burrow를 통해서 4-bit 이상의 수에 대한 Up/Down Count를 구별할 수 있다. Lab2는 음계주파수와 Piezo, 7 Segment를 이해하고 Piezo를 이용 ... 과제였던 72LS193A counter의 출력 값을 FND와 FND Array에 표시하시오.Parallel Load Data D~A: Bus Switch 1~4Count Up
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    | 리포트 | 10페이지 | 1,500원 | 등록일 2014.03.28 | 수정일 2014.04.15
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  • 판매자 표지 자료 표지
    전자전기컴퓨터설계실험2(전전설2)4주차예비
    gate, Adder, Mux 등이 있다.다. 감산기4bit 가산기와 마찬가지로 하위 모듈들로 구성된다. 가산기의 경우 반가산기들의 상위 모듈인 전가산기가 4bit 가산기를 만들 ... Array)를 생산하는 반도체회사이다. xlinx라는 프로그램은 EDA소프트웨어로 게이트 어레이나 디지털 신호 처리기 등등을 시뮬레이션 가능하게 한 프로그램이다.나. HBE ... y=1 b0=1 d=1 b1=0x=1 y=1 b0=1 d=0 b1=12. 4bit 감산기를 설계하시오.코딩(text)module fourbit_sub_a(x, y, d, b
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    | 리포트 | 16페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10
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  • 자료 표지
    전전컴설계실험2-4주차예비
    0000000110010100110110010101011100111111(3) 4-Bits-Full_Adder1-Bit-Full_Adder를 4개 연결한 Full_Adder 이다.(4) FPGA ... (Field Programmable Gate Array)-FPGA(field programmable gate array, 현장 프로그래머블 게이트 어레이)은 프로그래머블 논리 요소 ... Symbol로 호출하여1-bit Full Adder를 다시 설계한다. 그 다음에 다시 1-bit Full Adder를 호출하여 4-bit Full Adder을 설계한다.2
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    | 리포트 | 10페이지 | 1,500원 | 등록일 2014.03.28 | 수정일 2014.04.15
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  • 자료 표지
    실험4) UART & A/D컨버터 실습 11, 12, 13
    Baud Rate115200패리티No ParityStop Bit1전송문자 데이터 비트수8흐름제어없음- UART 제어 레지스터 세팅비동기 전송 모드멀티 프로세서 통신 모드UART ... 에서 ARTn모듈의 송신부 동작 enable) RXENn (USARTn모듈의 수신부 동작 enable) 2번 비트 UCSZ02 = 0으로 세트비동기 방식, No Parity bit ... , 1 Stop bit1번째, 2번째 비트 세트 즉, UCSZ0(1:0) = “11”로 세트 데이터 비트수를 8비트로 결정7.3728 MHz -> 115200 bpsUSARTn모듈
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    | 리포트 | 11페이지 | 1,500원 | 등록일 2015.11.12
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  • 자료 표지
    메카트로닉스 장애물 제거 로봇
    값 저장eeprom char beta;eeprom long array1[5]; // Chip 프로그램 시에 EEPROM에 문자열 저장eeprom char string ... _ 구동할 수 있는 높은 싱크 전류6) 타이머 / 카운터- 독립된 발전기가 내장된 RTC- 독립된 프리스케일러와 compare 모드를 가진 2개의 8비트 타이머 / 카운터- 독립 ... 된 프리스케일러와 compare, capture 기능을 갖는 2개의 16비트 타이머 / 카운터7) PWM 등 파형발생- 두 개의 8비트 PWM채널- 6개의 16비트 정밀도
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    | 리포트 | 72페이지 | 5,000원 | 등록일 2016.04.03
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  • 자료 표지
    전전컴실험Ⅱ 06반 제10주 Lab#08 [7-segment, Piezo] 결과 보고서
    ) ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥14< 초록 (Abstract) >이번 inlab 과제는 4bit up/down counter를 사용해서 1부터 15까지 차례로 +1혹은-1이 연산 ... 하게 작동하도록 만들었다. 0.5Hz로 분주했기 때문에 2초마다 FND 숫자가 바뀌는 것을 확인 할 수 있었다. 두 번째 실험인 piezo & FND ARRAY 실험은 성공하지 못했 ... 다.1. Introduction (실험에 대한 소개)가. Purpose of this Lab4bit up/down counter를 만들고 1MHz를 0.5Hz로 분주해서 2초
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    | 리포트 | 15페이지 | 1,500원 | 등록일 2013.09.09 | 수정일 2013.09.15
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2026년 04월 23일 목요일
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