"전전설2 2주차"의 검색결과 입니다.

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EasyAI “전전설2 2주차” 관련 자료

+전전설2 3주차 실험 결과레포트등록일 2021.11.30 | 총 11,860자 | 23페이지 | 1,000원
+시립대 전전설2 Velilog 결과리..등록일 2021.04.16 | 총 2,951자 | 9페이지 | 1,000원

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"전전설2 2주차" 검색결과 1-20 / 16,173건

전전설2 3주차 실험 결과레포트

했을제로 Full Adder 회로를 만들어서 3개 중 2개만 눌렀을 때의 LED의 상태를 보여주는 사진이다.- LED1(Cout), LED9(S)모두 작동할 때실험 전 예측했던 대로 ... 회로를 만들어서 모든 스위치를 눌렀을 때의 LED의 상태를 보여주는 사진이다.나. Gate Primitive를 이용한 Two-input AND 케이트 설계실험 전 예측)만약 ... Verilog HDL2. 실험목적 : 여러가지 Verilog HDL 언어의 기본 사용법을 익힌다.- 비트 단위 연산자를 이용하는 방법- Gate Primitive를 사용하는 방법

리포트 | 23페이지 | 1,000원 | 등록일 2021.11.30

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시립대 전전설2 Velilog 결과리포트 2주차

Velillog 2주차And 게이트와 HalfAdder 게이트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID ... NumberNamesubmit date목록실험 목적배경 이론실험 장비실험 결과결론 및 토의참고 문헌1. 실험 목적- Xilinx ISE 프로그램을 이용하여 논리회로 게이트를 프로그래밍 해본다.2 ... . 배경 이론1) Xilinx ISE의 특징(1) Xilinx 디바이스 제어용 소프트웨어(2) 설계, 컴파일, 시뮬레이션, 프로그램 지원(3) 설계 파일을 프로젝트화해서 관리(4

리포트 | 9페이지 | 1,000원 | 등록일 2021.04.16

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서울시립대 전전설2 결과레포트 2주차 A+

1. Design with TTL Gates서론실험 목적TTL 게이트를 이용해 디지털 설계를 해 본다. OR, 턖, AND 소자를 이용해 반가산기와 전가산기를 c ... 를 사용한다. 출력장치로는 LED를 사용하는데 반드시 극성에 맞게 연결하여야 한다.반가산기의 truth table과 원리는 다음과 같다. 논리도도 첨부하였다.전가산기의 경우는 아래 ... 0 C1결과 분석Combo box에 전원을 연결하면 각종 출력 장치에 불이 들어온다.2번 실험에서의 스위치 사용법은 3번 이후와는 다르다. 설명하자면 스위치를 그라운드에 바로 연결

리포트 | 5페이지 | 1,000원 | 등록일 2021.07.22

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시립대 전전설2 Velilog 결과리포트 7주차

Verilog HDL 실습 8주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit ... 에도 실험의 목적이 있다.배경 이론7Segment숫자나 문자를 표시해 줄 수 있는 최소의 장치HBE Combo 2 장치는 Common Cathode 방식을 따르며 High 값이 올 ... date목록실험 목적배경 이론실험 장비시뮬레이션 결과와 실험결과 비교(1) Dynamic 7 Segment(2) PIEZO PIANO(3) Count With PIEZO결론 및 고찰실험

리포트 | 9페이지 | 2,000원 | 등록일 2021.12.11

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시립대 전전설2 Velilog 결과리포트 3주차

Verilog HDL 실습 3주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit ... 은 ‘xor /*gate type*/ (출력, 입력1, 입력2)’이다.- 실측결과- Cout 을 1번 LED로 설정해주고 S를 2번 LED로 설정해주었다. 또한 스위치를 이용하지 않 ... LED로 설정해주고 S를 2번 LED로 설정해주었다. 또한 스위치를 이용하지 않고 버스를 이용하였다- 핀 입력 번호결과000001010011100101110111- 가산기의 진리표

리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11

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시립대 전전설2 Velilog 결과리포트 6주차

Verilog HDL 실습 6주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit ... 고 (1이고) CLK값이 1로 올라가면 Q[3:1] 값이 Q[2:0]으로 들어가고, DATA_IN값이 Q[3]로 들어가도록 설정해주었다. Ex) DATA_IN = O 이고 Q[3:0 ... 에서 주의 해야 했었던 점은 - 응용과제를 하기 전 예비 레포트를 작성하면서 입력에 clk(클럭)을 처음으로 사용해봤었는데 always문의 조건으로 clk가 상승하는 것을 설정해줄 때

리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11

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시립대_전전설2_Velilog_예비리포트_7주차

Verilog HDL 실습 7주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date ... 목록1. 실험 목적2. 배경 이론3. 실험 코드 분석4. 참고 문헌1. 실험 목적이번 실험은 저번 시간에 이어 순차회로 (Sequential Logic Design) 를 설계해 보 ... Machine을 설계해보고 그를 이용해 Counter, Converter 등을 설계해 보는 것이 이번 실험의 목적이다.2. 배경 이론(1) Moore Machine / Mealy

리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11 | 수정일 2022.04.21

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시립대 전전설2 Velilog 예비리포트 3주차

Verilog HDL 실습 3주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date ... (Materials of the Experiment)1) 장비노트북Xilinx ISE 프로그램HBE-Combo Ⅱ-DLD2) 부품LED실험 전 과제AND GATE시뮬레이션 결과Truth ... 시뮬레이션 결과4) 4bit Full Adder –4 1bit Full Adder (Behavioral Modeling)code시뮬레이션 결과참고 문헌전전설 교안

리포트 | 9페이지 | 1,000원 | 등록일 2021.04.16

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시립대 전전설2 Velilog 예비리포트 7주차

코드 분석(2) 핀 설정5. Mealy Machine for the Serial I/O code converter6.74LS193A counter참고 문헌전전설 교안 ... Verilog HDL 실습 7주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date ... 이 결정되는 스테이트 머신2. 데이터의 입력은 State를 바꾸는 데에만 사용되고, 결과에 영향을 미치지 않는다3. 결과는 State에 의해서 결정된다.State TableMealy

리포트 | 17페이지 | 1,000원 | 등록일 2021.04.16

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시립대_전전설2_Velilog_예비리포트_1주치

TTL gates Lab on BreadboardMajor전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit ... date목록실험 목적배경 이론실험 장비실험 방법예상 결과참고 문헌1. 실험 목적- 각각의 TTL을 이용하여 논리 회로를 설계 및 실험 해본다.2. 배경 이론1) OR 게이트 논리 ... 회로- 입력 중 어느 하나라도 1이 되면 결과가 1이 되는 연산.- 출력은 논리 입력의 합과 같음.(1) OR게이트 논리표ABX = A + B000011101111(2) OR게이트

리포트 | 7페이지 | 1,000원 | 등록일 2021.04.16

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시립대 전전설2 Velilog 결과리포트 5주차

Verilog HDL 실습 5주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit ... 해서 출력하는 회로이다. Select Input의 비트 수는 경우의 수를 고려해서 정해준다. 2:1MUX에서 Select Bit는 1비트이다. (2개중에 하나를 고르는 것이기 때문 ... 에서 3 초과코드를 사용하는 이유는 BCD코드에서는 음수를 2의 보수로 표현하게 되어 음수로 값이 나오면 그 값을 다시 보수를 취해주어서 해석해야 한다는 단점이 있지만 3초과코드를 사용

리포트 | 16페이지 | 1,000원 | 등록일 2021.04.16

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시립대 전전설2 Velilog 예비리포트 8주차

Count With PIEZO1) 회로 코드, 핀 설정, 테스트 벤치2) 핀 번호 설정3) 시뮬레이션참고 문헌전전설 교안 ... Verilog HDL 실습 8주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date ... ode사용법을 배우는 데에도 실험의 목적이 있다.배경 이론7Segment숫자나 문자를 표시해 줄 수 있는 최소의 장치HBE Combo 2 장치는 Common Cathode 방식

리포트 | 13페이지 | 1,000원 | 등록일 2021.04.16

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시립대 전전설2 Velilog 예비리포트 4주차

을 때 sum 은 1이 나온다. 이는 xor게이트를 보여주는 것이고 나머지 문장은 and 게이트를 나타내 주는 것이다.(2) 테스트 벤치 작성 후 컴파일(3) 시뮬레이션2) 전가산기 ... Verilog HDL 미습 4주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date ... 과 하는 방법이 같다.2) 연산회로 종류(1) 반가산기 : 두 개의 입력 비트(A, B)를 더하여 합(S)과 자리 올림 수(C)를 산출하는 논리 회로.(2) 전가산기 : 두 개

리포트 | 14페이지 | 1,000원 | 등록일 2021.04.16

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시립대 전전설2 Velilog 결과리포트 4주차

Verilog HDL 실습 4주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit ... 는 방법이 같다.2) 연산회로 종류(1) 반가산기 : 두 개의 입력 비트(A, B)를 더하여 합(S)과 자리 올림 수(C)를 산출하는 논리 회로.(2) 전가산기 : 두 개의 입력 ... 어주고 always문을 사용하기 위해 reg를 설정하였다. 후에 논리 연산자를 사용하여 subtractor 코드를 완성시켰다. subtractor는 half-subtractor 2개

리포트 | 14페이지 | 1,000원 | 등록일 2021.04.16

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전전설3 / 2 ~ 16주차 예비 + 결과레포트 묶음

, 빨간 실선 = phase)(a) Band-pass filter (L = 3.3mH) Figure 3. 실험에 사용된 RLC band pass filter>>Vs 는 Vpp = 2

리포트 | 4페이지 | 5,000원 | 등록일 2022.03.21 | 수정일 2025.04.26

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서울시립대 전전설3 11주차 결과 보고서 MOSFET 2

11주차 결과 보고서 : MOSFET(2)000 (0000000000)Introduction :본 실험에서는 MOSFET의 small-signal model을 이해하고, 이 ... resistance에 비해 충분히 작으므로 short circuit처럼 동작하여 신호를 통과시켜 주어 증폭률을 향상시킬 수 있다. 이 때의 이론 값은 실험 2에서 를 구했던 방식 ... circuit실험 1의 회로는 그림 1과 같이 구현하였으며, 사용된 소자의 값은 아래와 같다.Resistor : 100ΩNMOS : 2N7000그림 2. Source resistor

시험자료 | 8페이지 | 3,000원 | 등록일 2024.07.15 | 수정일 2024.07.17

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[2024 자료] 시립대 전전설I 2주차(1. 계측기) / 결과 레포트(post-report)

결과 레포트2주차 : 실험 1. 계측기━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━수강과목: 전자전기컴퓨터설계실험 I담당교수:학과:학번:이름:제출일:목차1 ... ※ Chip inductor: chip resister과 동일, 단위는 μH2. 실험 장비 및 재료가. 실험 장비■ 멀티미터 34460A/34461A■ 전원공급기 GPE-3323 ... onsge)로 동작한다.※ 이상적인 정전압원 ※ 이상적인 정전류원 ※ 실제 DC전원공급기● 전원공급기 GPE-3323 사용 방법: 해당 제품은 3개의 독립적인 출력 채널을 가지고 있

리포트 | 12페이지 | 1,000원 | 등록일 2024.09.07

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서울시립대 전전설3 3주차 결과 보고서 Passive filter 2

3주차 결과 보고서 : Passive Filter 2000 (0000000000)Introduction :Resistor, Capacitor 및 Inductor로 구성되는 2차 ... 를 통과시켜주는 band-pass filter로서의 기능을 함을 확인할 수 있었다실험 2의 회로들이 band-stop filter로 기능하고 있나요?Band-stop filter는 특정 ... : 3.3 mH그림 2. RLC band stop filter실험 2의 RLC band stop filter는 그림 2과 같이 구현하였으며, 사용된 소자의 값은 아래와 같

시험자료 | 6페이지 | 2,000원 | 등록일 2024.07.15 | 수정일 2024.07.17

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[비대면] 전자전기컴퓨터설계실험1 2주차 레포트 (시립대) (전전설1)

는 주기 T를 의미하고 단위는 s이다. Freq를 활성화시켰던 동일한 7번 소프트 키를 다시 누르면 Period를 활성화시킬 수 있다.2. Amplitude진폭을 의미한다. 8번키 ... 전전컴설계실험-1예비리포트-2예비보고서[예비 1] Function Generator Agilent 33220A의 매뉴얼을 참조하여 다음 사항에 대해 조사하시오.- 발생시킨 정현파 ... 신호를 중첩하고 싶을 때 사용한다. 더해주고 싶은 직류값만큼을 Offset값으로 설정하면 된다. Sine이 활성화된 상황에서 7번키 중 왼쪽에서 세 번째 소프트키로 Offset

리포트 | 7페이지 | 1,500원 | 등록일 2021.03.07

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서울시립대 전전설3 5주차 결과 보고서 Op-amp 2

를 구성하세요.b) 먼저 R2 = 10 kΩ로 하여 회로를 구성하세요. 그리고 f = 100 Hz, 0.2 Vp−p인 sine wave를 입력전압 vin으로 인가하고, 이 때 ... 의 출력 전압 vout의 크기를 측정하세요. 이를 이용하여 |Vout(j(2π ×100))/Vin(j(2π × 100))|를 계산하세요. (이 값을 전체 회로의 DC gain A0,CL ... 에 해당하는 fb,CL = ωb/2π의 측정값을 얻으세요.d) vin의 주파수를 Excel 파일에 따라 변화시키면서, 각 주파수에 따른 magnitude와 phase shift를 측정

시험자료 | 7페이지 | 2,000원 | 등록일 2024.07.15 | 수정일 2024.07.17

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