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전전설2 계산기 전전설1 전전설3 전전설2 7 시립대 논리회로 전전설1 예비 plc d플립플롭cadenc 디지털시스템실험
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"전자전기컴퓨터설계실험2" 검색결과 101-120 / 1,566건

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    서울시립대학교 전자전기컴퓨터설계실험2 제11주 Lab10 Pre
    Pre-lab Report전자전기컴퓨터설계실험Ⅱ11주차. Project, Digital Watch Counter.실험 날짜2016. 11.21학번이름Professor조교 ... watch가 잘 작동함을 확인할 수 있다.ReferenceDatasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소. ... 3 FPGA Chip)Pre-Lab실험 방법Digital Watch Up CounterAdd SourceSource Code는 크게 네 부분으로 구성되어 있다.Source Code
    리포트 | 9페이지 | 1,500원 | 등록일 2017.09.04
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    전자전기컴퓨터설계실험1 2주차 Postlab Cirucit Analysis
    전자전기컴퓨터설계실험 Ⅰ과목 : 전자전기컴퓨터설계실험1학과 : 전자전기컴퓨터공학부학번 : 2009440132이름 : 전상기1. Introduction1) Purpose of ... 류와 저항값을 읽는 방법을 살펴본다.2) Essential background for this Lab? Ohm's law전류의 세기는 두 점 사이의 전위차에 비례하고, 전기저항 ... 에 반비례한다는 법칙으로 전압의 크기를 V, 전류의 세기를 I, 전기저항을 R이라 할 때, V=I·R의 관계가 성립한다. 여러 개의 부하가 직렬로 연결된 직렬회로에서는 저항을 통과
    리포트 | 19페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.17
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    전자전기컴퓨터설계실험1 2주차 Prelab Circuit Analysis
    전자전기컴퓨터설계실험 Ⅰ과목 : 전자전기컴퓨터설계실험1학과 : 전자전기컴퓨터공학부학번 : 2009440132이름 : 전상기1. Introduction1) Purpose of ... 류와 저항값을 읽는 방법을 살펴본다.2) Essential background for this Lab? Ohm's law전류의 세기는 두 점 사이의 전위차에 비례하고, 전기저항 ... 에 반비례한다는 법칙으로 전압의 크기를 V, 전류의 세기를 I, 전기저항을 R이라 할 때, V=I·R의 관계가 성립한다. 여러 개의 부하가 직렬로 연결된 직렬회로에서는 저항을 통과
    리포트 | 20페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.17
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    2주차 결과 전자전기컴퓨터설계실험3(2014.03.14.)
    -2주차 결과-RCL학과전자전기컴퓨터공학부학번2009440138이름정필웅담당교수김희식 교수님담당조교주재홍 조교님수업날짜2014.3.14 -2주차 결과-1.active 소자 ... 이다.(2)passive 소자: 증폭이나 전기 에너지의 변환과 같은 능동적 기능을 가지지 않는 소자로 전자 소자. 저항기, 콘덴서, 인덕터, 트랜스, 릴레이 등이 있다. 능동소자 ... 값과 (voltage)전압값을 가지고 저항값의 오차를 %값과 Ohm 값으로 각각 구하여보라.저항 2K 측정 실험( 전압 1V 인가 -> 전류 0.5mA 측정)R=V/I -> 1/0
    리포트 | 16페이지 | 1,500원 | 등록일 2014.07.01
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    서울시립대학교-전자전기컴퓨터설계실험2-제07주-Lab06_Pre
    Pre-lab Report전자전기컴퓨터설계실험Ⅱ7주차. Sequential Logic Design, Flip-Flop, Register and SIPO실험 날짜2016. 10 ... switch를 조작함에도 clk인 button switch를 누를 때에만 LED가 변할 것이다.[실험 2] SIPO(Serial Input Parallel Output ... , Register and SIPO, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소.Flip-flop, Wikipedia.
    리포트 | 6페이지 | 1,500원 | 등록일 2017.09.04
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    서울시립대학교-전자전기컴퓨터설계실험2-제08주-Lab07_Post
    Post-lab Report전자전기컴퓨터설계실험Ⅱ8주차. Sequential Logic Design, FSM and Clocked Counter실험 날짜2016. 10. 31학번 ... Counter, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소. ... clock은 button switch 1을 사용한다. up은 button switch 2, load enable은 button switch 3을 사용한다. reset으로 reset
    리포트 | 9페이지 | 1,500원 | 등록일 2017.09.04
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    서울시립대학교-전자전기컴퓨터설계실험2-제09주-Lab08-Pre
    Pre-lab Report전자전기컴퓨터설계실험Ⅱ9주차. Application Design 7-segment and Piezo Control실험 날짜2016. 11.07학번이름 ... Simulation Result를 확인하면, 4비트 BCD의 값에 따라 할당된 7비트의 a~g의 값이 output으로 나오는 것을 확인할 수 있다.[실험 2] Dynamic 7-Segment ... 시립대학교.Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소.음계 주파수 대역, 천안공업대학, 윤덕용.
    리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04
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    서울시립대학교-전자전기컴퓨터설계실험2-제08주-Lab07-Pre
    Pre-lab Report전자전기컴퓨터설계실험Ⅱ8주차. Sequential Logic Design, FSM and Clocked Counter실험 날짜2016. 10.31학번이름 ... = 2’b10에서 input X가 1이 될 경우, 처음 state인 state = 2’b00으로 되돌아가는 것을 확인할 수 있다.[실험 2] Mealy MachineAdd ... Counter, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소.State Machine, Wikipedia.
    리포트 | 7페이지 | 1,500원 | 등록일 2017.09.04
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    서울시립대학교-전자전기컴퓨터설계실험2-제03주-Lab02-Pre
    Pre-lab Report전자전기컴퓨터설계실험Ⅱ3주차. 『HBE-ComboⅡ-SE』board,Lab#02 『Xilinx Spartan3』FPGA chip,『ISE』digital ... 를 소프트웨어로 구현, 확인한다.실험에 필요한 배경 지식Xilinx ISEXilinx 디바이스 제어용 소프트웨어설계, 컴파일, 시뮬레이션, 프로그램 지원설계 파일을 프로젝트화해서 관리 ... design tool실험 날짜2016. 9. 19학번이름Professor조교실험 소개실험 목적Xilinx 디바이스 제어용 소프트웨어인 ISE의 사용법을 익히고, AND Gate
    리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04
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    서울시립대학교-전자전기컴퓨터설계실험2-제07주-Lab06-Post
    Post-lab Report전자전기컴퓨터설계실험Ⅱ7주차. Sequential Logic Design, Flip-Flop, Register and SIPO실험 날짜2016. 10 ... -Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소. ... [1]은 q[2]~q[0]으로 shift된다.4-bit Shift Register & One Shot Enable4-bit Shift Register & One Shot
    리포트 | 9페이지 | 1,500원 | 등록일 2017.09.04
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    서울시립대학교-전자전기컴퓨터설계실험2-제02주-Lab01-Pre
    Prelab Report전자전기컴퓨터설계실험Ⅱ2주차. TTL gates Lab on BreadBoard실험 날짜2016. 9. 12학번이름Professor조교실험 소개실험 목적 ... , 빛을 발산하는 P-N Junction DiodeSwitch – 두 단자 사이를 연결하거나, 연결을 끊는 용도로 사용하는 소자저항 (4.7k 2개, 330 2개)Pre-Lab실험 ... 의 밝기가 그리 밝지 않을 것이다.[실험 2] XOR Gate 논리 회로실습 회로7486 Datasheet에 따르면, Maximum Supply Voltage는 7V로 명시되어 있
    리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04
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    서울시립대학교-전자전기컴퓨터설계실험2-제09주-Lab08-Post
    Post-lab Report전자전기컴퓨터설계실험Ⅱ9주차. Application Design 7-segment and Piezo Control실험 날짜2016. 11.07학번이름 ... Design @ 7-segment and Piezo Control, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소. ... buzzer에서 나오는 것을 확인하였다.pressed button switch 2Button switch 2를 누른 경우, LED 2에 불이 들어옴을 확인할 수 있다. ‘레’ 음이
    리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04
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    전자전기컴퓨터설계실험2(전전설2프로젝트)final_project(시계만들기)/기능8개(+세부기능)/(2015)
    1. 구현 가능한 기능연번기능비고1password설정된 암호를 입력해야만 기능을 이용할 수 있다.2기본시계학번/이름/시간 표시3달력년월시 요일 구현시간과 연동가능(시간이 지나 ... 면 달력과 요일이 변함4알람1설정한 기본시계와 동일한 시각에 알람이 울림(노래:비행기)5알람2(타이머)설정한 시간이 지나면 알람이 울림(노래:비행기)6스탑워치START/STOP ... 기한 뒤에 참조할 것. (주석 내용 필참)2. 기능 상세 설명1.Password 기능처음 기계를 작동시키면 3자리 암호를 입력하라고 한다. 왼쪽에서부터 버튼 9,10,11을 이용
    리포트 | 94페이지 | 5,000원 | 등록일 2016.01.14 | 수정일 2017.02.10
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    서울시립대 전전설2 Lab-07 예비리포트 (2020 최신)
    전자전기컴퓨터설계실험Ⅱ예비리포트Lab-07 Sequential Logic 2작성일: 20.11.011. 실험목적Finite State Machine의 두 종류인 Moore ... 컴퓨터설계실험2 (03)’ 강상혁교수님 강의 교안M. Morris Mano, Michael D. Ciletti, 『Digital Design』, Pearson, 2013 ... 해 structural modeling 방식으로 설계하고 장비에서 동작을 테스트한다.2. 배경이론 및 사전조사Finite State Machine(FSM)은 상태(이 때 상태
    리포트 | 8페이지 | 1,500원 | 등록일 2021.09.10
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    서울시립대 전전설2 Lab-08 예비리포트 (2020 최신)
    작성해야겠다.참고 문헌Verilog-HDL 문법 (교안 폴더 내 파일)서울시립대학교 에듀클래스 ‘전자전기컴퓨터설계실험2 (03)’ 강상혁교수님 강의 교안M. Morris Mano, Michael D. Ciletti, 『Digital Design』, Pearson, 2013 ... 전자전기컴퓨터설계실험Ⅱ예비리포트Lab-08 Peripherals작성일: 20.11.081. 실험목적verilog HDL 언어를 사용해 7-segment, piezo 등 주변 장치 ... 를 제어하는 실험을 한다. 이 때 behavioral modeling, module instantiation을 이용한 structural modeling 방식으로 모듈을 만든다.2
    리포트 | 17페이지 | 1,500원 | 등록일 2021.09.10
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    서울시립대 전전설2 Lab-01 예비리포트 (2020 최신)
    클래스 ‘전자전기컴퓨터설계실험2 (03)’ 강상혁교수님 강의 교안 Hyperlink "http://ecee.colorado.edu/~mcclurel/dm74ls04.pdf" httpt) ... 전자전기컴퓨터설계실험Ⅱ예비리포트Lab-01 Design with TTL gates작성일: 20.09.061. 실험목적디지털 설계의 장점과 TTL gate의 특성을 이해하고 OR ... gate, XOR gate, 가산기 등 여러 논리회로를 디자인한 후 실제로 설계하여 실험능력을 함양한다.2. 배경이론 및 사전조사디지털 설계는 다양한 장점이 있다. 1에 대응
    리포트 | 9페이지 | 1,500원 | 등록일 2021.09.10
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    [서울시립대] A+ 전자전기컴퓨터설계2(mealy,moore,코드포함) 7주차예비레포트
    전자전기컴퓨터설계실험 2예비 레포트실험 제7주(2021. 11. 09)Lab#07 Sequential_Logic_Design_Ⅱ@ FSM and Clocked_Counter학번 ... :이름:서론1. 실험 목적:mealy machine, moore machine에 대해 이해하고 이것을 이용하여 설계하고 실습한다.2. 배경지식 정리:Moore Machine현재 ... machine의 예시)Mealy Machine현재 상태와 입력 조건에 의해서 State도 변경되고, 출력 데이터도 생성됨.응용 과제(총3문항)● 4-bit up counter를 설계하시오
    리포트 | 14페이지 | 1,000원 | 등록일 2021.12.30
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    [서울시립대] A+ 전자전기컴퓨터설계2(Bcd converter 코드포함) 5주차예비레포트
    전자전기컴퓨터설계실험 2예비 레포트실험 제5주(2021. 10. 26)Lab#05 Combinational_Logic_Design_ⅡDecoder, Encoder and Mux ... 학번:이름:서론1. 실험 목적:Decoder, Encoder, Mux 회로를 설계하여 결과를 확인한다.2. 배경지식 정리:OUTPUT 같이 계속 변하는 값은 reg형으로 설정해주 ... 는 디코더① 3x8 디코더 로직 설계② 3x8 디코더 Test Fixture 파일 생성③ 3x8 디코더 시뮬레이션 결과 확인2) MUX(Multiplexer)- 멀티플렉서 또는
    리포트 | 14페이지 | 1,000원 | 등록일 2021.12.30
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    서울시립대 전전설2 Lab-02 예비리포트 (2020 최신)
    전자전기컴퓨터설계실험Ⅱ예비리포트Lab-02 Schematic Design with Logic Gates작성일: 20.09.131. 실험목적Xilinx ISE Design ... Suite를 이용하여 digital logic을 schematic으로 설계하는 실험이다. ISE가 제공하는 다양한 Logic gate symbol을 사용해 회로를 설계하고 최종 ... 적으로 FPGA Device configuration을 통해 동작을 확인하여 설계 능력을 함양한다.2. 배경이론 및 사전조사ASIC은 Application Specific IC의 약자로 특정
    리포트 | 10페이지 | 1,500원 | 등록일 2021.09.10
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    서울시립대 전전설2 Lab-02 결과리포트 (2020 최신)
    전자전기컴퓨터설계실험Ⅱ결과리포트Lab-02 Schematic Design with Logic Gates작성일: 20.09.191. 실험목적Xilinx ISE Design ... Suite를 이용하여 digital logic을 schematic으로 설계하는 실험이다. ISE가 제공하는 다양한 Logic gate symbol을 사용해 회로를 설계하고 최종 ... 적으로 FPGA Device configuration을 통해 동작을 확인하여 설계 능력을 함양한다.2. 배경이론 및 사전조사ASIC은 Application Specific IC의 약자로 특정
    리포트 | 15페이지 | 1,500원 | 등록일 2021.09.10
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