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전전설2 성결대 논리회로 실험12 멀티플렉서 4bitfulladder 두더지 잡기 센서입력처리
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"논리회로설계및실험" 검색결과 101-120 / 1,725건

  • 자료 표지
    순차검출기와 32x8 sram verilog 설계
    을 가진 순차회로를 설계함으로써 순차논리회로의 설계 과정을 깊이 이해한다.Verilog설계- 순차 검출기의 상태도- Verilog 코드 기술SD.vmodule SD(stepCLK ... 제목 - 실험 결과 보고서실습 목적앞에서 실습한 순차회로 설계는 상태가 천이하는 조건이 단순했는데, 입력이 많아지고 조건이 복잡해지면 상태 천이 조건도 복잡해진다. 다양한 조건
    리포트 | 5페이지 | 2,000원 | 등록일 2020.12.19
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    7세그먼트FND디코더 verilog 설계
    제목7-세그먼트 FND 디코더 설계실습 목적하나의 7-세그먼트 FND는 한 자리의 16진수를 출력할 수 있다. FPGA에서 한 자리의 16진수는 4비트에 저장되며, 7-세그먼트 ... 자리 16진수를 출력하기 위해 디코더를 설계한다,실습 내용실습결과논리식공통 음극 방식 7-세그먼트 디코더 진리표10진수입력(bcd[3:0])출력(fnd_data[7:0])bcd[3
    리포트 | 4페이지 | 2,000원 | 등록일 2020.12.19
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    우선순위 인코더 verilog 설계
    제목인코더 설계실습 목적및 배경인코더는 2^n개의 입력을 받아서 인코딩된n개의 출력을 발생시킨다. 일반적인 인코더의 문제점은 8개의 입력에서 2개 이상의 입력이 ‘1’로 되 ... 하는 우선순위 인코더를 설계해본다.실습 내용실습결과진리표 작성과Schematic설계입력출력d7d6d5d4d3d2d1d0a2a1a0V00000000xxx00*************00001 ... +d6+d5’d4’d3+d5’d4’d2a0 = d7+d6’d5+d6’d4’d3+d6’d4’d2’d1Verilog 설계1.우선순위 인코더를Verilog 또는 VHDL로 설계하고 다음에 코드를 나타내라.
    리포트 | 3페이지 | 2,000원 | 등록일 2020.12.19
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    BCD가산기 verilog 설계
    제목BCD 가산기 설계실습 목적BCD는 디지털에서 사용하는 2진 코드를 이용해 10진수를 표현한 값이다. 일상생활에서는 10진수를 사용하지만 디지털 연산은 2진수를 기반으로 하 ... 한다.실습 내용실습결과Verilog설계- BCD 가산기의 Verilog 코드 기술BCD_ADDERtb_BCD_ADDERmodule BCD_ADDER(A,B,C,RESULT
    리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19
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    전감산기 verilog 설계
    한 결과와 위에서 빌린 수를 나타내야 한다. 전감산기 설계 과정을 통해 조합논리회로를 Verilog 또는 VHDL로 설계하는 방법에 대해 공부한다. 또한 이 실습을 통해서는 if ... = X’Y’Z+XYZ+X’Y=X’Y+(X Y)’Z논리식3. 위의 논리식에서 기본 게이트를 이용해 전감산기의 블록도를 그려라.Schematic설계1. Schematic 설계 회로 ... 를 나타내라.Verilog, VHLD설계1.전감산기를 Verilog 또는 VHDL로 설계하고 다음에 코드를 나타내라.시뮬레이션 및 실행
    리포트 | 5페이지 | 2,000원 | 등록일 2020.12.19
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    4비트 CLA 가산기 verilog 설계
    실습에서는 전파 지연이 없는 Carry look ahead 가산기를 설계해 덧셈 결과가 출력되는 지연시간을 리플 가산기와 비교하고, module 및 컴포넌트를 생성한 후 이 ... 들을 이용해 구조적으로 모델링하는 설계 방법을 익힌다.실습 내용실습결과Verilog, VHLD설계1. Carry look ahead 가산기를 verilog로 설계한 코드CLA_4bit
    리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19
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    크기비교기 verilog 설계
    제목 - 크기비교기 설계실습 목적크기 비교기 회로는 두 수 중에서 한 수가 크고, 같고, 작다는 것을 결정하는 회로이다. 이 회로는 조합논리회로이며 두 수를 비교한다. 입력 a ... 와 b는 서로 상대적인 크기를 결정하여 a>b, a=b, a
    리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19
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    클럭분주회로설계 verilog 설계
    제목클럭 분주회로 설계실습 목적많은 디지털 회로에서 클럭을 분주하여 사용한다. 클럭을 분주하는 방법은 다양하지만, 이번 실습에서는 순차논리회로에 의해 상태를 정의하고 일정한 조건 ... 에 의해 상태가 천이되도록 클럭 분주회로를 설계함으로써 순차논리회로를 설계하는 절차를 배운다.실습 내용실습결과Verilog, VHLD설계1. 클럭 분주회로를 verilog로 설계
    리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19
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    패리티체크 verilog 설계
    제목패리티 검사기 설계실습 목적패리티 비트는 데이터 전송 도중 오류가 발생했는지 검사하는 데 사용된다. 수신 측에서는 송신 측에서 전송한 데이터에 대해 데이터에 포함된 ‘1 ... ’의 개수를 카운트하여 오류가 발생했는지 판단한다. 이 실습에서는 데이터 오류를 검사하는 데 사용되는 패리티 비트에 대해 알아본다.실습 내용실습결과Verilog, VHLD설계1. 홀수 ... 패리티 비트가 포함된 8비트를 입력받아 오류가 없으면 ‘0’을 출력하고, 오류가 발생하면 ‘1’을 출력하는 패리티 검사기를 Verilog로 설계하라.ParityCheck.vtb
    리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19
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    병렬-직렬 변환회로 verilog 설계
    제목병렬-직렬 변환회로 설계실습 목적레지스터는 데이터를 저장하기 위해 사용되는 기억장치다. 레지스터의 종류는 다양하며, 시프트 레지스터는 클럭이 입력될 때마다 저장된 데이터를 1 ... 비트씩 이동시킨다. 따라서 병렬 입력을 갖는 시프트 레지스터를 이용하면, 병렬로 입력된 데이터를 매 클럭마다 1비트씩 출력시키는 병렬-직렬 변환회로도 설계할 수 있다. 이 실습 ... 을 통해 시프트 레지스터의 동작과 이를 응용한 설계에 대해 알아본다.실습 내용실습결과Verilog, VHLD설계1. 병렬-직렬 변환회로를verilog로 설계한 코드spConverter
    리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19
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  • 자료 표지
    업다운 카운터 verilog 설계
    제목동기식 BCD 카운터 설계실습 목적동기식 카운터는 순차논리회로에서 예제로 가장 많이 사용된다. 일상샐활에서는 10진수를 주로 사용하므로, 이 실습에서는 10진수를 2진수 ... 씩 증가하도록 한다. 그리고 각 상태에서 0에서 9까지의 수를 각각 출력하도록 설계한다. 이 실습을 통해서는 상태 천이를 위한 여러 가지 조건을 순차회로에 적용하는 방법에 대해 ... 로 표현하는 BCD 카운터를 설계한다. BCD 카운터는 0에서 9까지 카운트하므로 앞에서 설계한 Up_down 카운터와 마찬가지로 10개의 상태를 정의하고, 클럭의 상승 에지에서 1
    리포트 | 3페이지 | 2,000원 | 등록일 2020.12.19
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    서울시립대 전전설2 Lab-01 결과리포트 (2020 최신)
    gate, XOR gate, 가산기 등 여러 논리회로를 디자인한 후 실제로 설계하여 실험능력을 함양한다.2. 배경이론 및 사전조사디지털 설계는 다양한 장점이 있다. 1에 대응 ... 적 간단한 논리 회로를 구현할 수 있다. Standard logic IC에는 TTL 패밀리와 CMOS 패밀리가 있다(첫 주 실험은 TTL 이용). 이에 반해 ASIC 방식은 복잡 ... (half adder)와 전가산기(full adder)에 대하여 논리회로도 및 동작을 조사하시오.반가산기는 두 개의 input 값을 받아 sum과 carry를 출력하는 회로이다. 우선
    리포트 | 15페이지 | 1,500원 | 등록일 2021.09.10
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    디지털 시스템 설계 및 실습 n비트 가감산기 설계 verilog
    1. 실습목적BCD는 디지털에서 사용하는 2진 코드를 이용해 10진수를 표현한 값이다. 일상생활에서는 10진수를 사용하지만 디지털 연산은 2진수를 기반으로 하므로, 디지털 연산에 의한 결과는 10진수로 변환되어야 한다. 이 실습에서는 BCD로 입력되는 두 수를 더한 2..
    리포트 | 4페이지 | 1,000원 | 등록일 2020.11.02
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    디지털 시스템 설계 및 실습 크기비교기 설계 verilog
    2. 비교기 이론 내용 기술 2bit 비교기를 사용하여 4bit인 두 수 a, b를 입력값으로 주게 되면 이를 2bit씩 쪼개어 두 개의 2bit 비교기 회로에서 비교한다. 첫
    리포트 | 3페이지 | 1,000원 | 등록일 2020.11.02
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    전전설2 실험2 예비보고서
    를 구현한다면 FPGA를 사용할 것이고, 단순한 논리회로를 설계한다면 CPLD를 이용할 것이다.- 일반 FPGA 는 어디로 배선될지 모르지만(로직 활용도에서 우수) CPLD는 가운데 ... 의 Schematic 설계를 수행해 본다.Schematic 설계는 ISE가 제공하는 여러 가지 종류의 logic gate 심볼을 직접 불러와서 배치하고 연결함으로써 디지털 회로를 디자인 ... 한다.Schematic 방식으로 설계한 logic을 최종적으로 FPGA Device Configuration 까지 수행해서 동작을 확인한다.2. 배경 이론 및 사전조사[2-1] PROM
    리포트 | 8페이지 | 2,000원 | 등록일 2022.11.30
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    [디지털공학 실험] 멀티플렉서를 이용한 조합논리
    1. 실험 제목 [논리회로의 간소화]2. 실험 목적-무효 BCD-Z코드 감지기에 대한 진리표 작성-Karnaugh 맵을 이용한 표현식의 간소화-간소화된 표현식을 구현하는 회로 ... 의 구성 및 시험-회로 내 결함에 의한 영향 예측3. 실험 장비-7400 NAND 게이트-LED-저항: 330Ω, 1.0KΩ 4개-4b DIP 스위치 1개DIP 스위치는 DIP 안 ... 스위치이다.4. 관련 이론조합 논리회로에서 출력은 단지 입력에 의해서만 결정된다. 간단한 조합 회로에 대해 진리표는 가능한 모든 입력 및 출력을 요약하기 위해 사용된다. 즉 진리
    리포트 | 7페이지 | 1,000원 | 등록일 2021.06.20
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    [부산대학교][전기공학과][어드벤처디자인] 8장 Multiplexer, Decoder 및 Encoder (8주차 결과보고서) A+
    하고 그 동작상태를 점검하라.실험 결과실험1먼저 회로를 구성하기 위해 설계한 논리회로 설계는 다음과 같다.여기서 NOT게이트, AND게이트, OR게이트가 필요하다. 이는 각각 74 ... 다. A,B,C가 0일 때 F는 1이다.A,B가 0이고 C가 1일 떄 F는 1이다.실험2먼저 회로를 구성하기 위해 설계한 논리회로 설계는 다음과 같다.여기서 8:1 MUX와 NOT ... 다.실험3먼저 회로를 구성하기 위해 설계한 논리회로 설계는 다음과 같다.여기서 NOT게이트, AND게이트, OR게이트가 필요하다. 이는 각각 74LS04, 74LS11, 74LS32
    리포트 | 10페이지 | 1,000원 | 등록일 2021.04.25
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    [서울시립대] 전자전기컴퓨터설계실험2 / Lab03(예비) / 2021년도(대면) / A+
    논리회로를 설계하는 여러 가지 방법론을 학습한다. 또한 설계한 로직을 시뮬레이션하기 위한 테스트 벤치의 작성법을 익히고 사용한다.나. 실험 이론(1) HDL의 종류a ... 하다.), 디자인 재사용이 가능하다.⑥ 회로 기능 변경이 용이하고, 라이브러리화를 지원한다.⑦ 공정 라이브러리에 무관한 설계가 가능하다.- 단점: ① 현재의 논리 합성은 단상 동기 ... 모델링 예 (Behavioral modeling 사용)- Variable 모델링 예시2. 실험 장비 및 재료가. 실험 장비HBE Combo-II SE3. Prelab(1
    리포트 | 12페이지 | 2,000원 | 등록일 2022.07.16
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    [2024/A+]서울시립대_전전설3_실험9_예비
    전자전기컴퓨터공학 설계 및 실험 Ⅲ[실험9. CMOS Inverter]예비레포트날짜: 2024.05.16.학번:이름:목차Ⅰ. 서론실험 목적배경 이론Ⅱ. 실험 장비 및 실험 방법 ... 가 흐르지 않는다. PMOS의 임계 전압은 음수이다.실험 장비 및 실험 방법 (Materials & Methods)실험 순서실험 1실험 1-1회로설계NMOS의 소스에 ground ... 실험 순서실험 장비Ⅲ. 예비보고서예비보고서1예비보고서2예비보고서3Ⅳ. 참고문헌서론 (Introduction)실험 목적MOSFET 트랜지스터를 사용하여 CMOS Inverter 설계
    리포트 | 12페이지 | 1,500원 | 등록일 2025.03.10
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    [예비보고서] 7.논리함수와 게이트
    예비 보고서설계실습 7. 논리함수와 게이트7-3. 설계실습 계획서7-3-1 XNOR 게이트 설계 및 특성 분석(A) AND, OR, NOT 게이트를 사용하여 NAND, NOR ... 서로 같을 때 1이 출력된다. 논리연산을 이용하여 생각하면 출력 X = AB+A’B’이며, 진리표와 게이트를 설계한 회로도는 다음과 같다.ABX001100010111(B) AND ... 적으로 증가하는 것을 확인할 수 있을 것이다.​7-3-2 NAND 게이트 설계 및 특성 분석Vcc를 5V (논리값 1)에서 0V (논리값 0)로 단계적으로 변화시켜서 NAND 게이트
    리포트 | 4페이지 | 1,000원 | 등록일 2023.01.03
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2025년 07월 05일 토요일
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