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디지털 시계 설계 crc crc 소스 DIGITAL DICE 24진 카운터
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"MODULO2" 검색결과 21-40 / 154건

  • 자료 표지
    홀수 패리티 및 CRC 계산
    로-2(modulo-2) 연산임에 유의해야 한다.즉 0＋0 = 0, 0＋1 = 1, 1＋0 = 1, 1＋1 = 0으로 각각 계산한다. 이 연산에서는 각 자리가 독립적이므로 자리 ... 0100 0110a) 바이트 단위로 홀수 패리티 값을 구하시오.b) 생성다항식 x8 + x4 + x2 + 1을 사용하여 CRC 값을 구하시오.[풀이]a) 바이트 단위로 홀수 패리티 값 ... 하므로 1010 1100 + 1이 되며, 0100 0110 + 0이 각각 된다.b) 생성다항식 x8 + x4 + x2 + 1을 사용하여 CRC 값을 구하시오.CRC는 순환 중복
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    | 리포트 | 4페이지 | 4,500원 | 등록일 2020.04.07 | 수정일 2023.10.10
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  • 자료 표지
    시립대 전전설2 [7주차 예비] 레포트
    이 현재상태와 입력에 의해서 결정되는 Mealy 머신으로 구분이 된다.2. Materials & Methods (실험 방법)가. 실험을 통해 구하고자 하는 데이터와 이를 획득하기 ... -> Simulation -> Generate Programming File 실행 IMPACT 실행 -> 동작 확인2)a) 구하고자 하는 데이터Mealy Machine CODEMealy Machine ... .CLK 은 1 Hz 입력출력 : LED 4개 (modulo-16 방식으로 동작)비동기 reset 기능Enable 신호(버스 SW) : en=1 이면 계수기 동작, en=0이면 멈춤
    Non-Ai HUMAN
    | 리포트 | 7페이지 | 2,000원 | 등록일 2019.07.29
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  • 자료 표지
    [예비레포트] Asynchronous Counter
    기초 전자 회로 및 실험1. 실험 제목 : Chapter 19. Asynchronous Counter2. 실험 목적1. 비동기 업-카운터와 다운-카운터의 설계 및 분석2. 카운터 ... A 2진 카운터, LED 2개, 저항 : 1.0kΩ 2개, 330Ω 2개4. 관련 이론디지털 카운터는 클럭되는 방법에 따라 동기와 비동기로 구분된다. 동키 카운터는 일렬의 플립-플 ... (modulus)라 함은 카운터가 취할 수 있는 서로 다른 출력의 개수를 말한다. 이번 실험에서 첫 실험순서 4까지의 카운터는 수 0, 1, 2, 3을 표현할 수 있으므로 모듈러스 4를 갖
    Non-Ai HUMAN
    | 리포트 | 5페이지 | 1,000원 | 등록일 2019.04.18
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  • 자료 표지
    오류 검출 알고리즘의 구현 및 분석(Parity,CRC-8,CRC-32)
    패리티 비트 오류 검증 랜덤함수를 이용해, 100000개의 패리티를 구현하고, 패리티화된 값에 임의의 노이즈(8비트 이하)를 발생시켜 오류 검출 능력 정도를 테스트하는 방식으로 만들었습니다. 에러비트별로 오류 검출 유무를카운팅해서 화면상에 뿌려주고, 연산되는 과정의중간..
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    | 리포트 | 17페이지 | 1,000원 | 등록일 2010.04.15
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  • 자료 표지
    서울시립대학교 전전설2 6주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)
    .‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 3나. Results of Lab 2.‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 6 ... 입력 (0101/0101 -> 0011/0101)0101 입력 (1100/1100 -> 0101/1100)(2) Lab 2- lab1의 로직의 코딩을 바꾸어 동작을 실험하시오.4 ... /1100 -> 0011/0011)1001 입력 (0011/0011 -> 1001/1001)0000 입력 (1001/1001 -> 0000/0000)(3) Lab 3- lab2의 로직
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    | 리포트 | 19페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.16
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  • 자료 표지
    [기초전자회로실험2] FPGA Board를 이용한 FSM 회로의 구현 예비보고서
    되었으며,보고서 평가 A+기초전자회로실험 과목 A+받은 자료입니다.본 문서는 나눔글꼴 기준으로 되어있습니다. (네이버 나눔글꼴)1. 실험제목FPGA Board를 이용한 FSM 회로의 구현2 ... 되고 Logic Cell간에 배선, 구조적으로 Gate Array, 이용자가 직접 프로그램 가능(Field Programmable Gate Array)이다.Counter란?2개 이상의 플립 ... 종류? Modulo-n 카운터- N개의 상태를 갖는 카운터. 즉, 최대 N개까지 계수(計數) 가능.? 링 카운터 (Ring Counter)- 플립플롭 중 단지 하나의 `1` 상태
    Non-Ai HUMAN
    | 리포트 | 7페이지 | 1,000원 | 등록일 2019.03.27 | 수정일 2019.04.01
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  • 자료 표지
    [기초전자회로실험2] "Asynchronous Counter / Design of Synchronous Counters" 예비보고서
    제목① Asynchronous Counter② Design of Synchronous Counters2. 실험목적Asynchronous Counter① Study a design ... J-K Flip-Flop4. 관련이론Counter란?2개 이상의 플립플롭으로 구성되어, 매 입력 펄스 마다, 미리 정해진 순서대로, 상태가 변하는, 순서논리회로 또는 레지스터이 ... - 바로 앞 단의 플립플롭 출력을 클록 입력으로 받아들임동기식 카운터(병렬 카운터)- 클록 펄스에 모든 플립플롭이 동시에(병렬로) 동기화되어 동작함각종 카운터 종류? Modulo-n
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    | 리포트 | 7페이지 | 1,500원 | 등록일 2019.03.25 | 수정일 2019.03.29
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  • 자료 표지
    N체분계수기와 10진 계수기
    위해 매 클록 펄스마다 각 플립플롭이 동작하는 2진 상태의 타이밍도를 < 그림 3 >으로 나타내었다.< 그림 3 >4) 동기식 modulo-N 카운터- 카운터란 일반적으로 < 그림 ... 1. 실험 목적1) T Flip-Flop을 P단 직렬접속한 계수기로서보다 적은 다른 인수로 입력 주파수를 체분하는 계수에 대하여 학습한다.2) N체분계수기의 계수에 대하여 학습 ... 한다.3) 수치부과(Weighted) BCD 10진 계수기 8421과 2`421에 대하여 학습한다.4: 8421 계수기의 불법상태(사용하지 않는 계수상태)에 대하여 학습한다.2
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    | 리포트 | 6페이지 | 1,500원 | 등록일 2010.05.23
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  • 자료 표지
    디지털실험 - 실험 3. 2비트 전가산기 예비
    은 또한 2 덧셈법(modulo-2 addition)이라고도 불린다.두 개의 2진수 A와 B를 더하면, 그 합 S와 자리 올림수 C가 발생하는데 이 때 두 출력을 동시에 나타내 ... *예비보고서*실험주제실험 3. 2비트 전가산기조13조1. 실험 이론- 목 적1) 반가산기와 전가산기의 원리를 이해한다.2) 가산기를 이용한 논리회로의 구성능력을 키운다.- 이 론 ... 1) 2진 연산(Binary Arithmetic)2진수 체계는 모든 디지털 시스템의 기초이다. 그러므로 디지털 회로에서는 모든 연산동작이 2진수를 사용하도록 구성되어 있는 2진
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    | 리포트 | 9페이지 | 1,500원 | 등록일 2017.04.02
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  • 자료 표지
    디지털시계 만들기 회로도
    1. 설계목적1 / 18(1) 그 동안 학습했던 내용을 토대로 디지털 시계를 설계(2) 디지털 응용회로 설계에 대한 개념 정립 및 설계 절차 학습.2. 이 론주변에서 흔히 볼 수 ... 디지털 시계의 전체 블록도를 보면 시간 표시를 위한 7세그먼트 표시기를 비롯하여 BCD-to-7세그먼트 디코더(TTL 7447), 12시간 표시기 디코더, modulo-N 카운터 ... 등이 필요하다. modulo-N 카운터의 종류는 6진 카운터 10진 카운터, 12진 카운터가 필요한데 각각의 특징에 대해 알아보자. 디지털 시계 전체 블록도(1) 동기식
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    | 리포트 | 18페이지 | 2,000원 | 등록일 2015.01.22
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    전자전기컴퓨터설계실험2(전전설2) (8) 7-Segment and PIEZO Control
    7-Segment and PIEZO Controlpost-lab report7-Segment and PIEZO Controlpost-lab report과목명전자전기컴퓨터설계실험2 ... 담당 교수전공 학부전자전기컴퓨터공학부학번성명제출 일자목 차Ⅰ. 서론 (03)1. 실험 목적 (03)2. 실험 이론 (03)2.1. 7-Segment (03)2.2 PIEZO (04 ... )Ⅱ. 본론 (05)1. 실험 장비 (05)2. 실험 방법 (05)3. 실험 결과 (12)3.1. In-Lab 과제 (12)Ⅲ. 결론 (21)Ⅳ. 참고문헌 (22)1Ⅰ. 서론11
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    | 리포트 | 22페이지 | 2,000원 | 등록일 2019.10.12 | 수정일 2021.04.29
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  • 자료 표지
    아주대학교 논리회로 HDL프로젝트 100점만점보고서 상세설명 + CODE포함
    논리회로 VHDL Proj.2#. Project 개요VHDL 2nd Project는 Seven Segment Decoder를 VDHL로 구현하는 것이다.7 Segment ... Segment 방식으로 14ibt의 출력 Code를 나타내는 Decoder를 설계한다.Segment의 LED 순서는 modulo(학번/67)값으로 결정한다.modulo ... )으로 Function table에서의 값을 활용하여 Function Table을 도표화한 것이다. 뿐만 아니라 카르노맵의 아래와 같이 2의 n승 개로 묶어 간소화된 논리식
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    | 리포트 | 15페이지 | 2,500원 | 등록일 2016.07.09 | 수정일 2016.07.11
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  • 자료 표지
    <컴퓨터 구조 및 설계>5장 메모리 계층구조
    블록을 찾기 위한 사상 방식: (Block address) modulo(캐시 내에 존재하는 전체 캐쉬 블록 수)캐시내에 태그를 추가하여 프로세서가 요구하는 워드가 캐시 내에 있 ... 기 떄문에 모든 주소의 맨 오른쪽 2비트는 워드 내부의 바이트를 나타낸다. 캐시는 1024워드를 가지고 있을 때 하나의 블록크기가 1워드이니 10개의 비트를 캐시를 인덱스하는데 쓰인다 ... .기+태그 크기+ 유효 비트 크기) 이다.여기서 블록크기는 2^(m+5) bit이고 태그 크기는 32-(n+m+2) 이고 유효 비트 크기는 1이다.따라서 이다.하지만 일반
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    | 리포트 | 11페이지 | 1,000원 | 등록일 2019.07.29 | 수정일 2019.10.12
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  • 자료 표지
    데이터 통신 정리본
    )=FCS: frame check sequence)? 전체 bit가 특수한 성질을 갖는다.(특정한 숫자로 떨어지기 때문)(2)Modulo-2 Arithmetic: Exclusive ... 연산과 같다!(서로 같음=0, 다름=1)?Multiplication by2 ^{n}: logical left shift n-bit(3)CRC???1?M(X)?X ^{n-k}=Q ... } +X ^{15} +X ^{2} +1}- In Ethernet: P(X)=X ^{32} +X ^{26} +X ^{23} +X ^{22} +X ^{16} +X ^{12}#+X
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    | 시험자료 | 6페이지 | 1,500원 | 등록일 2019.03.04
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  • 자료 표지
    실험8-카운터-예비레포트
    실험 7. 플립플롭내용 TOC \o "1-3" \h \z \u Hyperlink \l "_Toc403497016" 1실험 목적 PAGEREF _Toc403497016 \h 2 ... Hyperlink \l "_Toc403497017" 2관련 이론 PAGEREF _Toc403497017 \h 2 Hyperlink \l "_Toc403497018" 2.1비동기식 ... 카운터 PAGEREF _Toc403497018 \h 2 Hyperlink \l "_Toc403497019" 2.1.1비동기식 이진 카운터 PAGEREF _Toc403497019 \h
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    | 리포트 | 13페이지 | 1,000원 | 등록일 2017.03.07
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  • 자료 표지
    [Flowrian] Residue-5 Divider 회로의 Verilog 설계 및 검증
    본 문서에서 설계하는 Residue-5 Divider 는 연속적으로 입력되는 2 비트 정수에 modulo-5 나눗셈을 실행하는 회로이다. 첫 번째로 입력된 정수에 modulo-5 ... 시킨다. 입력은 2 비트 이므로 "00", "01", "10", "11" 의 4 가지 경우가 있으므로 이들과 현재 상태의 값을 더한 후에 modulo-5 나눗셈을 실행한 결과가 다음 ... 나눗셈을 적용한 나머지 값을 저장한다. 다음 정수가 입력되면 저장된 나머지 값과 합산한 다음에 modulo-5 나눗셈을 실행하고 그 나머지 값을 저장한다. 이과 같은 동작을 반복
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    | 리포트 | 8페이지 | 1,500원 | 등록일 2012.07.17
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  • 자료 표지
    chap9 데이터 링크 제어
    Protocol, the sequence numbers are modulo 2m, where m is the size of the sequence number field in bits ... *Chapter 9 데이터 링크 제어 (Data Link Control)*9 장 데이터 링크 제어와 프로토콜9.1 프레임 짜기 9.2 흐름 및 오류 제어 9.3 프로토콜 9.4 ... discussed in this section:프레임 짜기(프레이밍, Framing) 1. 고정크기 프레임 2. 가변 크기 프레임 문자 중심 프로토콜 비트 중심 프로토콜*고정크기
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    | 리포트 | 89페이지 | 1,000원 | 등록일 2017.12.14
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  • 자료 표지
    6장 연습문제
    범위 안에서) 주어진 날짜의요일을 계산하는 데 이용될 수 있다. 공식은 다음과 같다.f=1+([2.6m-0.2]+k+y+[y/4]+[c/4]-2c)`modulo`7 여기서, 대괄호 ... 6.1. 임의의 3X3 행렬 a를 설정하자. 아래와 같은 작업을 수행하기 위해 명령줄에 명령문을 적어보자.(a) 2열과 3열을 교환시켜 보라.a = [1 2 3; 4 5 6; 7 ... 8 9];a(:, [2 3]) = a(:, [3 2])(b) 4번째 열을 첨가시켜 보라.(c) 행렬 a의 새로운 두 번째 행으로서 1로 된 행을 삽입시켜보라.(즉 현재의 2번
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    | 리포트 | 7페이지 | 1,500원 | 등록일 2014.03.26
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  • 자료 표지
    리눅스에서 자바를 이용한 RSA 구현 레포트
    public long Modulo(long a,long m) // modulous 연산자.{long remainder;remainder=a%m;if (remainder (b/2)){q ... =Subtract(y2,Multiply(q,y1,N),N);a=b;b=r;x2=x1;x1=x;y2=y1;y1=y;}y=Modulo(y2,N);return(y);}static public ... 연산을 담당하는 클래스? Methods? static public long Modulo(long a,long m) : modulous 연산자.? static public long
    Non-Ai HUMAN
    | 리포트 | 10페이지 | 1,500원 | 등록일 2011.09.16
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  • 자료 표지
    [디지털회로실험] [쿼터스 / 베릴로그 언어(Verilog HDL) / DE2] (실험13) 시프트 레지스터와 카운터의 설계
    《 실험13 예비 보고서 》조제출일학과/학년학번이름2) , , 그리고 에서 코드가 빠진 부분을 채워라.① 시프트 레지스터(Shift register)? 코드? 시뮬레이션5② Up ... -down 카운터? 코드? 시뮬레이션5③ BCD (Binary-Coded Decimal) 카운터? 코드? 시뮬레이션5④ 모듈로-N (Modulo-N) 카운터? 코드? 시뮬레이션53 ... )에서 시프트 레지스터의 clk을 DE2 보드의 KEY3으로, in_signal은 SW0으로할당하며, 출력 out_sr은 LEDR0, LEDR1, LEDR2, LEDR3에 각각 할당하여 동작
    Non-Ai HUMAN
    | 리포트 | 9페이지 | 2,000원 | 등록일 2014.10.21 | 수정일 2016.06.13
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2026년 01월 22일 목요일
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