설계 개요 : 전가산기 설계 전 aldec툴을 익히면서 예제로 설계했던 반가산기 이전 단에서 올라오는 캐리를 고려하지 않음.가산기를 여러 개 연결하려면 각 가산기의 입력에는 데이터 비트 뿐만 아니라 이전 단의 캐리까지 더해져야함. 지금 설계하는 전가산기가 이전 단의 ..
2018. 5. 10 제출 전가산기 8개로 -128~+127 까지 표현 가능한 8비트 가산기. 이전캐리가 다음 전가산기값에 영향을 줌. A7,B7은 값에 영향을 주지 않고 단지 부호만 결정하는 sign bit임. mode에 덧셈, 뺄셈이 결정되며 mode==1일 때 X..
프로그램 아래의 state table을 바탕으로 한 verilog 코드 작성 3개의 입력 N, D, Q과 출력 R, C를 가지는 회로이며 25cent 제품을 배출하는 자동판매기를 목적으로 한다. N, D, Q는 5cent, 10cent, 25cent를 의미하며, 각각의..
..FILE:test/bin2seg.v `timescale 1ns / 1ps // bin2seg This module decodes binary (BCD) data to seven segment // For enable segment it gives active hig..
..FILE:寃곌낵蹂닿?16-bit adder.docx ASIC 설계 16-bit adder 결과보고서 1. 설계방법 설계한 16-bit adder는 add16을 root module로 하고, 4개의 sub-module인 add4로 구성되어 있다. 각 add4 modu..
목차 설명 개요도 주차 별 진행 설명 숫자3개를 먼저 정해논 후 숫자 3개를 받아서 그 숫자와 자리가 같으면 strike, 숫자는 같지만 자리가 틀리면 ball, 숫자와 자리가 틀리면 out. 예) 방어자가 입력(3,2,1) 로 레지스터를 통해 저장하고 공격하는 사람이..
1 Result report Electronic Engineering 기초전자회로실험 Verilog 언어를 이용한 Sequential Logic 설계 자료는 실제 실험을 바탕으로 작성되었으며, 보고서 평가 A+ 기초전자회로실험 과목 A+ 받은 자료입니다. 본 문서는 나..
1. Data Types 정수 SystemVerilog 에서 사용할 수 있는 정수형 데이터 타입의 종류와 특징은 아래 표와 같다 정수 타입은 양수와 음수를 갖는 signed 형 이든지, 양수만 갖는 unsigned 일 수 있다. 타입 byte, shortint, int..
실험 제목 : Verilog 언어를 이용한 Sequential Logic 설계고찰실험 시간에는 먼저 D-FF와 제공 되지 않은 T-FF로 실험을 하는 것 이였다. 친절히 설명되어있는 D-FF는 따라가면서 원하는 시뮬레이션을 얻을 수 있었다. 반면 새로 만들어야 하는 T..
