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"베릴로그" 검색결과 1-20 / 354건

  • 워드파일 베릴로그 Fulladder
    설계 개요 : 전가산기 설계 전 aldec툴을 익히면서 예제로 설계했던 반가산기 이전 단에서 올라오는 캐리를 고려하지 않음.가산기를 여러 개 연결하려면 각 가산기의 입력에는 데이터 비트 뿐만 아니라 이전 단의 캐리까지 더해져야함. 지금 설계하는 전가산기가 이전 단의 ..
    리포트 | 13페이지 | 700원 | 등록일 2018.09.09 | 수정일 2018.09.12
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  • 워드파일 베릴로그 FSM 상태머신
    모든 단위는 ns.0~ 14 : rstn이 0으로 됐으므로 입력이나 클럭에 어떠한 값에 관계없이 state와 y는 0으로 출력.21 ~ 30 : 현재상태가 S0인 상태서 x1=0, x2=1이 대입되어 아직은 현재상태가 S0이지만 상승에지를 만나는순간 현재상태가 ..
    리포트 | 12페이지 | 700원 | 등록일 2018.09.09 | 수정일 2018.09.12
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  • 파일확장자 제곱근 구하기 조합회로 (시스템) 베릴로그 코드(조합회로와 순차회로)
    시스템베릴로그 dataflow level로 코딩된 제곱근 조합회로 및
    리포트 | 7,000원 | 등록일 2017.06.01 | 수정일 2017.06.06
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  • 워드파일 베릴로그 BCD업,다운카운터
    1-digit BCD Counter 소스코드inc연산일 땐 Q가 9일땐 Q를 0으로 설정하고 아니라면 Q값을 하나 증가시켜줌.dec연산일 땐 Q가 0일땐 Q를 9로 설정하고, 아니라면 Q값을 하나 내려줌.TCup,TCdown 부분을 순차회로로 설계할 시 한 클럭이 ..
    리포트 | 14페이지 | 700원 | 등록일 2018.09.09
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  • 워드파일 베릴로그 8비트 가감산기
    2018. 5. 10 제출 전가산기 8개로 -128~+127 까지 표현 가능한 8비트 가산기. 이전캐리가 다음 전가산기값에 영향을 줌. A7,B7은 값에 영향을 주지 않고 단지 부호만 결정하는 sign bit임. mode에 덧셈, 뺄셈이 결정되며 mode==1일 때 X..
    리포트 | 17페이지 | 700원 | 등록일 2018.09.09
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  • 워드파일 베릴로그 4대2 우선순위 인코더
    인코더는 말 그대로 코드를 만드는 회로로, 어떤 정보를 포함하고 있는 여려 개의 입력신호중 단 하나의 활성화된 입력을 표현하기 위해 암호화 하여 출력하는 장치. 입력이 1들어가면 해당하는 idx(D0,D1,D2,D3)가 출력이 나오는 것인데, 이번 인코더는 0일때 ..
    리포트 | 17페이지 | 700원 | 등록일 2018.09.09 | 수정일 2018.09.12
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  • 워드파일 state table을 베릴로그로 구현한 예시
    프로그램 아래의 state table을 바탕으로 한 verilog 코드 작성 3개의 입력 N, D, Q과 출력 R, C를 가지는 회로이며 25cent 제품을 배출하는 자동판매기를 목적으로 한다. N, D, Q는 5cent, 10cent, 25cent를 의미하며, 각각의..
    리포트 | 4페이지 | 500원 | 등록일 2020.04.13
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  • 한글파일 [기초전자회로실험1] "Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및 FPGA를 통한 검증" 결과보고서
    문에 대해 알아보고 이를 베릴로그 언어로 나타내고 FPGA보드로 확인하는 ... 자를 베릴로그로 나타내고 출력값을 LED를 통해 확인하는 과정으로 이루어진다 ... 볼 수 있었다. Half adder와 Full adder를 베릴로그
    리포트 | 6페이지 | 1,500원 | 등록일 2019.03.19 | 수정일 2019.03.29
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  • 파일확장자 자판기 베릴로그코드 테스트벤치(testbench) 포함 / Vending machine / Verilog code / 베릴로그코드 설명 결과보고서 포함 / ASIC 설계 / 논리회로 / 디지털 설계
    ..FILE:1500coke/code/test_v_machine_1500coke.v // Coin Definition `define C0 2'b00 `define C500 2'b01 `define C1000 2'b10 module test_v_machine_1500co..
    리포트 | 3페이지 | 2,500원 | 등록일 2020.10.17 | 수정일 2020.10.22
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  • 파일확장자 악보가 표출되고 점수가기록되는 전자피아노(베릴로그, 자일릭스 코드,경진대회수상작품)
    ..FILE:test/bin2seg.v `timescale 1ns / 1ps // bin2seg This module decodes binary (BCD) data to seven segment // For enable segment it gives active hig..
    리포트 | 2,000원 | 등록일 2017.12.25
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  • 파일확장자 I2C EEPROM 베릴로그 테스트벤치
    ..FILE:my_I2C_EEPROM.v // ******************************************************************************************************* // ** ** // ** 24AA6..
    리포트 | 4,000원 | 등록일 2016.11.09
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  • 한글파일 A+ 디지털 시스템 실험 FPGA 및 Verilog의 이해, Verilog를 통한 FPGA 프로그래밍 방법 이해 <디지털 시스템 실험 2주차 결과보고서>
    예제 구현하게 될 논리 회로이다. 베릴로그 코드 Model Sim을 통해 ... 베릴로그로 코드한 후, 시뮬레이션으로 확인하는 실험이다. TB코드에는
    리포트 | 3페이지 | 1,500원 | 등록일 2017.01.01 | 수정일 2017.01.04
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  • 파일확장자 key를 이용한 쉬운 암호해독 알고리즘
    회로를 이용하여 베릴로그 데이터플로우 기술과 행위적 기술을 이용하여 ... )gray변환 맵핑을 이용 2.베릴로그로 표현된 테스트벤치파일 - tb
    리포트 | 5,000원 | 등록일 2018.04.26
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  • 파일확장자 16bit 가산기 / 16bit adder / Verilog code / 베릴로그코드 설명 결과보고서 포함 / ASIC 설계 / 논리회로 / 디지털 설계
    ..FILE:寃곌낵蹂닿?16-bit adder.docx ASIC 설계 16-bit adder 결과보고서 1. 설계방법 설계한 16-bit adder는 add16을 root module로 하고, 4개의 sub-module인 add4로 구성되어 있다. 각 add4 modu..
    리포트 | 3페이지 | 2,000원 | 등록일 2020.10.17
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  • 한글파일 전자전기컴퓨터설계실험2 (3) Logic Design using Verilog HDL
    1364로 표준화된 Verilog(베릴로그)는 전자회로와 시스템에 사용되는 ... tranif1 [표 2] 베릴로그의 키워드(일부) [사진 1] 베릴로그 ... HDL 개요 1.1.2. Module(1) [사진 2] 베릴로그 HDL ... 모듈 [사진 3] 베릴로그 HDL 모델링의 예시 (게이트 프리미티브를 ... 이용한 모델링, 반가산기 회로) [사진 4] 베릴로그 HDL 모델링의 예시
    리포트 | 84페이지 | 1,500원 | 등록일 2019.10.11 | 수정일 2019.10.13
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  • 파워포인트파일 베릴로그
    목차 설명 개요도 주차 별 진행 설명 숫자3개를 먼저 정해논 후 숫자 3개를 받아서 그 숫자와 자리가 같으면 strike, 숫자는 같지만 자리가 틀리면 ball, 숫자와 자리가 틀리면 out. 예) 방어자가 입력(3,2,1) 로 레지스터를 통해 저장하고 공격하는 사람이..
    리포트 | 10페이지 | 1,000원 | 등록일 2010.03.17
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  • 한글파일 [기초전자회로실험2] Verilog 언어를 이용한 Sequential Logic 설계 결과레포트
    1 Result report Electronic Engineering 기초전자회로실험 Verilog 언어를 이용한 Sequential Logic 설계 자료는 실제 실험을 바탕으로 작성되었으며, 보고서 평가 A+ 기초전자회로실험 과목 A+ 받은 자료입니다. 본 문서는 나..
    리포트 | 4페이지 | 1,000원 | 등록일 2019.03.27 | 수정일 2019.04.01
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  • 파일확장자 [Flowrian2] SystemVerilog 문법 및 실습 (Date Types)
    1. Data Types 정수 SystemVerilog 에서 사용할 수 있는 정수형 데이터 타입의 종류와 특징은 아래 표와 같다 정수 타입은 양수와 음수를 갖는 signed 형 이든지, 양수만 갖는 unsigned 일 수 있다. 타입 byte, shortint, int..
    리포트 | 35페이지 | 2,000원 | 등록일 2017.07.06
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  • 한글파일 [기초전자회로실험] Verilog 언어를 이용한 Sequential Logic 설계 결과레포트
    실험 제목 : Verilog 언어를 이용한 Sequential Logic 설계고찰실험 시간에는 먼저 D-FF와 제공 되지 않은 T-FF로 실험을 하는 것 이였다. 친절히 설명되어있는 D-FF는 따라가면서 원하는 시뮬레이션을 얻을 수 있었다. 반면 새로 만들어야 하는 T..
    리포트 | 2페이지 | 500원 | 등록일 2019.04.03
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  • 워드파일 Falling edge detector / 하강엣지 검출기 / 베릴로그 코드, 테스트벤치(모델심 시뮬레이션용), 설명 포함 docx파일 / 베릴로그코드/ 디지털시스템설계
    Prob.2 Falling Edge Detector 1) Falling_Edge_Detector.v //Verilog code for Falling Edge Detector using Moore FSM module Falling_Edge_Detector(sequence..
    리포트 | 3페이지 | 2,000원 | 등록일 2020.10.18
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