• AI글쓰기 2.1 업데이트
  • AI글쓰기 2.1 업데이트
  • AI글쓰기 2.1 업데이트
  • AI글쓰기 2.1 업데이트
  • 통합검색(1,542)
  • 자기소개서(743)
  • 리포트(733)
  • 방송통신대(38)
  • 시험자료(16)
  • 논문(5)
  • 서식(2)
  • 이력서(2)
  • ppt테마(2)
  • 노하우(1)
  • 기간
  • 연관순
  • 영역
  • 페이지 수
  • 확장자
  • 할인자료 보기

연관검색어

디지털시스템설계 디멀티플렉서 에이디테크놀로지 인하대 디시설 디통설 디지털통신 한국해양대 편입
판매자 표지는 다운로드시 포함되지 않습니다.

"디지털시스템설계실습" 검색결과 21-40 / 1,542건

  • 자료 표지
    디지털 시스템 설계 및 실습 리플가산기 설계 verilog
    1. 실습목적Carry look ahead 가산기는 캐리의 전파 지연을 없앰으로써 리플 가산기보다 덧셈 결과가 빨리 나올 수 있게 한다. 이번 실습에서는 전파 지연이 없는 car ... ry look ahead 가산기를 설계해 덧셈 결과가 출력되는 지연시간을 리플 가산기와 비교하고, module 및 컴포넌트를 생성한 후 이들을 이용해 구조적으로 모델링 하는 설계
    Non-Ai HUMAN
    | 리포트 | 3페이지 | 1,000원 | 등록일 2021.03.24
    다운로드 장바구니
  • 자료 표지
    디지털 시스템 설계 및 실습 클럭 분주회로 설계 verilog
    1. 실습목적많은 디지털 회로에서 클럭을 분주하여 사용한다. 클럭을 분주하는 방법은 다양하지만, 이번 실슴에서는 순차논리회로에 의해 상태를 정의하고 일정한 조건에 의해 상태 ... 가 전이되도록 클럭 분주회로를 설계함으로써 순차논리회로를 설계하는 절차를 배운다.2. 코드1) moore.vmodule moore(clk, rst, i, m, n, y);input c
    Non-Ai HUMAN
    | 리포트 | 4페이지 | 2,500원 | 등록일 2021.03.24
    다운로드 장바구니
  • 자료 표지
    디지털 시스템 설계 및 실습 패리티검사기 설계 verilog
    1. 실습목적패리티 비트는 데이터 전송 도중 오류가 발생했는지 검사하는 데 사용된다. 수신측에서는 송신 측에서 전송한 데이터에 대해 데이터에 포함된 ‘1’의 개수를 카운트 ... 하여 오류가 발생했는지 판단한다. 이 실습에서는 데이터 오류를 검사하는 데 사용되는 패리티 비트에 대해 알아본다.2. 코드1) Parity.vmodule Parity(data_in ... #50; data_in = 9'b101000101;#100;endendmodule3. 실습과정 & 실습화면4. 검사한 데이터입력데이터결과000*************001000000100111010000010101000011111000000101010001011
    Non-Ai HUMAN
    | 리포트 | 3페이지 | 1,500원 | 등록일 2020.11.02
    다운로드 장바구니
  • 자료 표지
    디지털시스템설계실습 논리게이트 결과보고서
    디지털시스템 설계 실습 1주차 결과보고서학과전자공학과학년학번성명1.실습결과p119 1번, p121 1-2번1. 그림과 같은 회로의 진리표를 작성하라.ABCF1F20 ... Verilog 또는 VHDL 템플릿에 따라 설계한다.2.연습문제1번 다음 그림과 같은 회로에 대해 답하라.(a) 다음 지점의 논리식을 표현하라.W = A’B’C’X = AB’C’Y ... 고 전류가 흐르는 속도 역시 영향을 미친다.3. 고찰이번 실험은 Quarters를 이용하여 기본적인 논리게이트 AND, OR, NOT, NOR, NAND 등으로 구성된 함수을 설계
    Non-Ai HUMAN
    | 리포트 | 6페이지 | 1,000원 | 등록일 2021.04.16
    다운로드 장바구니
  • 자료 표지
    디지털 시스템 설계 및 실습 병렬 직렬 변환회로 설계 verilog
    시킨다. 따라서 병렬 입력을 갖는 시프트 레지스터를 이용하면, 병렬로 입력된 데이터를 매 클럭마다 1비트씩 출력시키는 병렬-직렬 변환회로도 설계할 수 있다. 이 실습을 통해 시프트 레지스터 ... 1. 실습목적레지스터는 데이터를 저장하기 위해 사용되는 기억장치다. 레지스터의 종류는 다양하며, 시프트 레지스터는 클럭이 입력될 때 마다 저장된 데이터를 1비트씩 이동 ... 의 동작과 이를 응용한 설계에 대해 알아본다.2. 코드1) Shift_Register.vmodule Shift_Register(clk,load,rst,din,sin,sout,qout
    Non-Ai HUMAN
    | 리포트 | 3페이지 | 1,000원 | 등록일 2021.03.24
    다운로드 장바구니
  • 자료 표지
    디지털 시스템 설계 및 실습 n비트 가감산기 설계 verilog
    1. 실습목적BCD는 디지털에서 사용하는 2진 코드를 이용해 10진수를 표현한 값이다. 일상생활에서는 10진수를 사용하지만 디지털 연산은 2진수를 기반으로 하므로, 디지털 연산 ... 에 의한 결과는 10진수로 변환되어야 한다. 이 실습에서는 BCD로 입력되는 두 수를 더한 2진 결과를 다시 BCD로 출력하기 위해 BCD로 변환하는 과정을 실습한다.2. 진리표CS ... = 3; C_in = 1;#50 a = 6; b = 9; C_in = 0;#50 a = 4; b = 5; C_in = 0;#50 a = 4; b = 5; C_in = 1;endendmodule5. 실습과정 & 실습화면BCD.v와 tb_BCD.v를 작성한 후 컴파일 해준다.
    Non-Ai HUMAN
    | 리포트 | 4페이지 | 1,000원 | 등록일 2020.11.02
    다운로드 장바구니
  • 자료 표지
    디지털 시스템 설계 및 실습 크기비교기 설계 verilog
    2. 비교기 이론 내용 기술 2bit 비교기를 사용하여 4bit인 두 수 a, b를 입력값으로 주게 되면 이를 2bit씩 쪼개어 두 개의 2bit 비교기 회로에서 비교한다. 첫 번째 2bit 비교기에서 이에 따른 값으로 a>b 이면 Gt_O = 1, a=b 이면 Eq_..
    Non-Ai HUMAN
    | 리포트 | 3페이지 | 1,000원 | 등록일 2020.11.02
    다운로드 장바구니
  • 판매자 표지 자료 표지
    디지털시스템설계 7-segments 실습보고서
    디지털시스템설계 실습 결과보고서학번이름1. 실험 제목FPGA 7-segments 구동 Design2. 실험목표FPGA 7-segments 구동 Design- 7-Segment ... LED Display 이해- 4-Digit의 7-Segment LED Display의 Rotate 동작의 이해- Up Coming Display(0~9999) 설계3. 실험 내용1
    Non-Ai HUMAN
    | 리포트 | 11페이지 | 2,000원 | 등록일 2022.10.28
    다운로드 장바구니
  • 자료 표지
    디지털시스템설계실습 전감산기 결과보고서
    디지털시스템 설계 실습 2주차 결과보고서학과전자공학과학년3학번성명※전감산기 설계(진리표. 논리식. 동작표현)1. 전감산기 연산은 다음과 같다. 이 식은 x에서 y를 빼는 것이 ... 의 논리식에서 기본 게이트를 이용해 전감산기의 블록도를 그려라.1. 전감산기를 Verilog 또는 VHDL로 설계하고 다음에 코드를 나타내라.① 논리조합회로를 이용② if~then ... ~elsif~end if형식2. Verilog 또는 VHDL로 설계한 전감산기를 컴파일 및 시뮬레이션하고, 시뮬레이션 결과를 진리표와 비교한 후 다음에 나타내라.연습문제2. 전감산기
    Non-Ai HUMAN
    | 리포트 | 4페이지 | 1,000원 | 등록일 2021.04.16
    다운로드 장바구니
  • 자료 표지
    디지털 시스템 설계 및 실습 7-세그먼트 FND 디코더 설계 verilog
    7-세그먼트 디코더 설계1. 실습 목적하나의 7-세그먼트 FND는 한 자리의 16진수를 출력할 수 있다. FPGA에서 한 자리의 16진수는 4비트에 저장되며, 7-세그먼트에 출력 ... 하려면 디코딩 해야 한다. 이 실습에서는 스위치 입력으로 저장된 0x0~0xF 사이의 한 자리 16진수를 한 자리 7-세그먼트에 출력하고, 8비트의 슬라이드 스위치로 입력된 두 ... 자리 16진수를 출력하기 위해 디코더를 설계한다.2. 7-세그먼트 FND 디코더의 진리표10진수입력출력bcd[3]bcd[2]bcd[1]bcd[0]abcdefg
    Non-Ai HUMAN
    | 리포트 | 5페이지 | 1,000원 | 등록일 2020.11.02
    다운로드 장바구니
  • 자료 표지
    디시설, 디지털시스템설계 실습과제 2주차 인하대
    0 ~ i7까지 선택이 되는 것을 볼 수 있다.문제에 주어진 진리표와 비교해보면 정확하게 매칭되는 것을 확인할 수 있다.디지털시스템설계 실습 2주차 과제
    Non-Ai HUMAN
    | 리포트 | 3페이지 | 1,500원 | 등록일 2021.08.31
    다운로드 장바구니
  • 자료 표지
    디시설, 디지털시스템설계 실습과제 4주차 인하대
    , 스티뮬러스로 넣어준 y값들을 실제로 2보수를 취해 x와 덧셈연산을 진행하면 4비트를 넘어선 값이 출력되기 때문에 MSB의 1이 c_out으로 출력되는것이다.디지털시스템설계 실습 4주차 과제
    Non-Ai HUMAN
    | 리포트 | 5페이지 | 1,500원 | 등록일 2021.08.31
    다운로드 장바구니
  • 자료 표지
    디시설, 디지털시스템설계 실습과제 8주차 인하대
    이 코드구현을 좀더 이해하기 쉽고 깔끔하게 만들어 준다는 것도 알게 되었다. 좀 더 복잡한 회로에서는 Flip Flop을 사용한 sequential logic 이 더 많이 사용될 텐데 코드에 좀 더 익숙해지도록 노력해야 할 것 같다.디지털시스템설계 실습 8주차 과제
    Non-Ai HUMAN
    | 리포트 | 6페이지 | 1,500원 | 등록일 2021.08.31
    다운로드 장바구니
  • 자료 표지
    디시설, 디지털시스템설계 실습과제 12주차 인하대
    32-bits ALU그림 SEQ 그림 \* ARABIC 1 : ALU_1 모듈(0~30bit까지 사용하는 모듈) 코드그림 SEQ 그림 \* ARABIC 2 : ALU_2 모듈(최상위 31bit) 코드그림 SEQ 그림 \* ARABIC 3 : ALU_TOP(총 32bit..
    Non-Ai HUMAN
    | 리포트 | 8페이지 | 1,500원 | 등록일 2021.08.31
    다운로드 장바구니
  • 자료 표지
    디지털시스템설계실습 우선순위인코더 결과보고서
    디지털시스템 설계 실습 3주차 결과보고서학과전자공학과학년3학번성명※ 인코더 설계1. 우선순위 인코더는 입력에 우선순위를 주어 우선순위가 높은 입력만 인코딩하는 인코더이다. 또한 ... 해 우선순위 인코더를 Verillog 또는 VHDL로 설계하라. 이때if~else(Verillog) 또는 if~end if(VHDL) 형식을 사용한다.2. 설계된 우선순위 인코더 ... 를 기대하기 어렵다. 따라서 입력에 우선순위를 두고 우선순위가 높은 입력에 대해서만 인코딩 결과를 출력하도록 하기 위해서이다.고찰이번 시간에는 디코더를 공부하고, 우선순위 인코더를 설계
    Non-Ai HUMAN
    | 리포트 | 3페이지 | 1,500원 | 등록일 2021.04.16 | 수정일 2024.01.29
    다운로드 장바구니
  • 자료 표지
    디시설, 디지털시스템설계 실습과제 3주차 인하대
    은 캡쳐 안함)Waveform 확인결과 검증이 완료되었다.문제에 주어진 진리표와 비교해보면 정확하게 매칭되는 것을 확인할 수 있다.디지털시스템설계 실습 3주차 과제 ... 이고 아래는 4bit full adder에 사용된 각 1bit full adder의 block diagram이다.Waveform실습에서 배운대로 Radix를 binary로 변경
    Non-Ai HUMAN
    | 리포트 | 4페이지 | 1,500원 | 등록일 2021.08.31
    다운로드 장바구니
  • 자료 표지
    디시설, 디지털시스템설계 실습과제 5주차 인하대
    기 편하게 하였다. 총 32비트인 Res는 8비트 단위로 virtual bus를 생성해 Res1 행렬의 원소를 나타내도록 했다.출력된 Res1 행렬의 원소들을 살펴보면, 행렬 곱이 정상적으로 진행된 것을 확인할 수 있다.디지털시스템설계 실습 5주차 과제
    Non-Ai HUMAN
    | 리포트 | 6페이지 | 1,500원 | 등록일 2021.08.31
    다운로드 장바구니
  • 자료 표지
    디시설, 디지털시스템설계 실습과제 9주차 인하대
    를 하면서 parallel 입출력, serial 입출력에 대해서도 의미를 정확하게 파악할 수 있었고 코드들을 behavior model로 작성하는 것이 더 어렵다기 보다는 오히려 동작을 직관적으로 이해할 수 있다는 것을 느꼈다.디지털시스템설계 실습 9주차 과제
    Non-Ai HUMAN
    | 리포트 | 6페이지 | 1,500원 | 등록일 2021.08.31
    다운로드 장바구니
  • 자료 표지
    디시설, 디지털시스템설계 실습과제 6주차 인하대
    MUX_4_to_1 (if – else)그림 SEQ 그림 \* ARABIC 1 : 모듈구현 결과그림 SEQ 그림 \* ARABIC 2 : wave formMUX_4_to_1 (case)그림 3 : 모듈구현 결과그림 4 : wave form4bit Shift regist..
    Non-Ai HUMAN
    | 리포트 | 5페이지 | 1,500원 | 등록일 2021.08.31
    다운로드 장바구니
  • 자료 표지
    디시설, 디지털시스템설계 실습과제 7주차 인하대
    를 설계해봤는데, 객체지향프로그래밍 수업 때 사용했던 C++와 비슷한(사실 거의 똑같은) 문법을 사용해 크게 어려운 부분은 없었던 것 같다. 확실이 반복문을 사용하면 길어질 수 있는 코드가 간결하게 정리되어 매우 유용한 것 같다.디지털시스템설계 실습 7주차 과제 ... 보입니다.)그림 SEQ 그림 \* ARABIC 3 : 모듈코드 그림 4 : 테스트 벤치코드결과분석 및 고찰이번 과제에서는 loop문을 사용해 4_to_16 Decoder를 설계 ... 되도록 Radix를 수정했다. 각 비트에 맞는 값으로 부터 까지 정확하게 출력이 된다. 4_to_16 Decoder가 제대로 동작한다.이번 실습에서 loop문을 사용한 카운터와 디코더
    Non-Ai HUMAN
    | 리포트 | 3페이지 | 1,500원 | 등록일 2021.08.31
    다운로드 장바구니
  • 전문가요청 배너
해캠 AI 챗봇과 대화하기
챗봇으로 간편하게 상담해보세요.
2025년 10월 24일 금요일
AI 챗봇
안녕하세요. 해피캠퍼스 AI 챗봇입니다. 무엇이 궁금하신가요?
1:53 오전
문서 초안을 생성해주는 EasyAI
안녕하세요 해피캠퍼스의 20년의 운영 노하우를 이용하여 당신만의 초안을 만들어주는 EasyAI 입니다.
저는 아래와 같이 작업을 도와드립니다.
- 주제만 입력하면 AI가 방대한 정보를 재가공하여, 최적의 목차와 내용을 자동으로 만들어 드립니다.
- 장문의 콘텐츠를 쉽고 빠르게 작성해 드립니다.
- 스토어에서 무료 이용권를 계정별로 1회 발급 받을 수 있습니다. 지금 바로 체험해 보세요!
이런 주제들을 입력해 보세요.
- 유아에게 적합한 문학작품의 기준과 특성
- 한국인의 가치관 중에서 정신적 가치관을 이루는 것들을 문화적 문법으로 정리하고, 현대한국사회에서 일어나는 사건과 사고를 비교하여 자신의 의견으로 기술하세요
- 작별인사 독후감
“EasyAI 가 작성한 문서 초안은 완벽하지 않을 수 있습니다"
EasyAI 이동하기