디지털 시스템 설계 및 실습 패리티검사기 설계 verilog

소개글

"디지털 시스템 설계 및 실습 패리티검사기 설계 verilog"에 대한 내용입니다.

목차

1. 실습목적

2. 코드
1) Parity.v
2) tb_parity.v

3. 실습과정 & 실습화면

4. 검사한 데이터

본문내용

1. 실습목적
패리티 비트는 데이터 전송 도중 오류가 발생했는지 검사하는 데 사용된다. 수신측에서는 송신 측에서 전송한 데이터에 대해 데이터에 포함된 ‘1’의 개수를 카운트하여 오류가 발생했는지 판단한다. 이 실습에서는 데이터 오류를 검사하는 데 사용되는 패리티 비트에 대해 알아본다.

2. 코드
1) Parity.v
module Parity(data_in, error_out);
input [8:0] data_in;
output reg error_out;

task check;
input [8:0] data;
output out;

begin
out = ~^data;
end

참고 자료

없음