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"verilog 프로젝트" 검색결과 301-310 / 310건

  • 자료 표지
    4층 elevator controller 설계, 엘레베이터 베릴로그 설계 엘리베이터
    < 전기전자기초실험 >설계 프로젝트Ⅱ.◈ 4층 elevator controller 설계 ◈< 제 목 >4층 엘리베이터 컨트롤러 설계 실습< 목 표 >엘리베이터 컨트롤러 설계 실습 ... . verilog 설명* 엘리베이터 구조외부 입력내부 입력4F▽(D4)(F4)3F△(U3)(F3)▽(D3)2F△(U2)(F2)▽(D2)1F△(U1)(F1)* 7-segment 표현 ... ;afbgecdafbgecdafbgecdStop(S): 7'b1011011; Up(U): 7'b0111110; Down(D): 7'b1111110;* verilog 로 설계
    Non-Ai HUMAN
    | 리포트 | 12페이지 | 4,000원 | 등록일 2007.11.13
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  • 자료 표지
    Verilog 코드를 이용한 DashWatch 설계
    컴퓨터 구조설계 프로젝트Verilog 코드를 이용한 DashWatch 설계학 과:전자공학부학 번:200511392이름:문은혁Professor:박인갑 교수님제 출 일:2008 ... . 12. 5.컴퓨터 구조 설계 프로젝트 200511392 문은혁Abstract1. DashWatch 소개Dashwatch 특징Dashwatch는 99.99초보다 작거나 같은 시간 간격
    Non-Ai HUMAN
    | 리포트 | 14페이지 | 2,500원 | 등록일 2009.01.03
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  • 자료 표지
    7-segment를 이용한 디지털시계(verilog HDL)
    지 않았지만 단계를 거칠수록 그 주기가 커짐을 볼 수 있었다.다음으로 시간을 7-segment를 이용해 표시하게끔 코드를 짜야했다.프로젝트의 내용을 Verilog HDL 코드를 이용 ... -Segment를 이용한 Display1. 이론(1) FSM (Finite State Machine)그림 1 무어머신 구현도이번 프로젝트에는 FSM 중에서 무어머신을 이용하였다. 무어 ... 거쳐서 나온 1Hz 클럭이 시계 회로의 근본 클럭이 될 것이다. 1Hz가 60번 카운트 되면 60초(1분)이 되는 것이다.2. Verilog HDL 코드일단 10진카운터를 만들어야 했
    Non-Ai HUMAN
    | 리포트 | 11페이지 | 3,500원 | 등록일 2005.03.30
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  • 자료 표지
    [VHDL dataflow] VHDL 엘리베이터 elevator
    ProjectElevator Design with VHDL과 목 명:VHDL학 과:정보통신 공학부제 출 일:2004년 6월 26일 (토)담당교수:이완연1. 제 목Elevator Design with VHDL2. 개발 내용1) 모식도2) PORTa)INPUTclock,E..
    Non-Ai HUMAN
    | 리포트 | 13페이지 | 2,500원 | 등록일 2004.06.26
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  • 자료 표지
    효성 합격 자기소개서 입니다.
    여 소개하여 주십시요.사람이 못하는 건 없다. 전공 24학점 수강, MEMS 가속도계 프로젝트 진행, 향우회 부회장. 이번학기 제가 맡은 임무입니다. 제가 하는 일들을 보고 친구 ... 였습니다. 제 스스로 무엇인가를 만들어보기 위해서 방학에는 DE2보드를 사용하여 Verilog 언어로 디지털시계를 구현해 보았습니다.저는 축구를 좋아합니다. 제가 축구하는 모습을 보
    Non-Ai HUMAN
    | 자기소개서 | 3페이지 | 3,000원 | 등록일 2008.06.14
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    LG이노텍 면접 정보입니다.
    습니다.여자분이 조금 버벅거리자 10분 후 저에게도 질문이 왔습니다. verilog 잘하신다고 하셨는데 어떻게 하시는지?- 저는 시스템 프로그래밍 수업을 통해 자일링스라는 프로그램 ... 고나니 무슨말인지 전혀 모르겠네요.. )제가 준비한, LG이노텍과 관련된 것이나, 장단점 소개, 10년 후 미래, 하고있는 프로젝트, 이런것은 저말고 다른분한테 다 물어봤습니다.다른 ... 분들께 한질문은 다음과 같습니다.< 자신을 사물에 빗대어 표현해 보시오 >< 자신의 실패의 경험을 말씀해 보시오 >< 팀프로젝트 한거 있으면 말해 보시오 >
    Non-Ai HUMAN
    | 자기소개서 | 8페이지 | 12,000원 | 등록일 2010.11.08 | 수정일 2020.09.15
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  • 자료 표지
    VHDL로 작성한 계산기의 소스 파일 입니다.
    다는 ㅡ,ㅡ ㅎ아래의 코드를 프로젝트에 삽입하시면 위에서 말한 버튼 입력에 대해서 발생하는 문제를 해결할 수 있습니다. 테스트 해보진 않았습니다만 돌아갈것이라 생각합니다. 기존 ... 프로젝트에 상위 모듈을 하나 더 만들어서 중간에 입력을 감지하는 스테이트 머신을 추가했습니다. 그렇게 만든 스테이트 머신을 입력두곳 즉 버튼 입력부와 연산자 입력사이에 끼워넣었습니다.-
    Non-Ai HUMAN
    | 리포트 | 30페이지 | 15,000원 | 등록일 2008.03.30 | 수정일 2024.10.01
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  • 자료 표지
    [디지털 전자통신]OrCAD
    게 사용자의 프로젝트를 디버깅할 수 있다.게다가 캡쳐에서는 30,000개 이상의 라이브러리를 갖고 있으며, 사용자는 자신만의 부품을 생산할 수 있다. 또한 사용자는 다시 불러내 ... 로써 cut,copy,paste 기능을 사용하여 다른 프로그램과 쉽게 도면 데이터를 공유하도록 모든 기능을 제공한다.또한 다중 보기 환경으로 여러 도면 페이지간 혹은 프로젝트간 도면 ... 는 Synplicity의 Synplify 와 NC VHDL Desktop 과 통합하여 VHDL 설계 프로젝트에 필요한 모든 designing, synthesizing, s
    Non-Ai HUMAN
    | 리포트 | 5페이지 | 1,500원 | 등록일 2004.10.08
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  • 자료 표지
    VHDL
    )HDL이란?HDL은 Hardware Description Language의 이니셜 문자이고 하드웨어 기술(표현) 언어라고 한다.이것은 타겟 프로젝트의 동작 특성을 문법을 갖는 언어 ... AND, OR, MUX, F/F등을 이용하여 회로를 구성하였으나 지금은 일반적인 프로그래밍 개념을 접목한 HDL을 이용하는데 그 대표적인 것이 VHDL과 Verilog-HDL이 ... 이다.2. HDL의 종류1) Verilog-HDL : HILO-HDL(GenRAD사)을 기본으로 만들어진 HDL로서 RTL특성이 강하여 하드웨어에 가까운 문법과 구조로 이루어져 있
    Non-Ai HUMAN
    | 리포트 | 11페이지 | 1,000원 | 등록일 2000.11.11
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  • 자료 표지
    DRAM SCHEDULER의 효율성 실험 설계
    ■ 요약이 보고서는 Verilog를 이용한 DDR2 DRAM 컨트롤러와 memory access 순서를 바꾸어서 DRAM의 성능을 향상시키는 scheduler의 구현에 대해 다루 ... 과, 스케줄링하지 않은 것의 성능을 비교한 연구소가 있는데, 스케줄링만으로도 성능을 평균 25% 향상 시켰다고 합니다. [1]저희도 이 프로젝트를 통해 직접 DRAM 컨트롤러 ... 와 Scheduler를 Verilog를 이용하여 설계하였습니다. 두 종류의 비교할 수 있는 코드를 구현하였는데, 하나는 기본적인 프로토콜만 만족하는 First in First out(FIFO
    Non-Ai HUMAN
    | 논문 | 13페이지 | 3,000원 | 등록일 2014.04.18
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2025년 11월 27일 목요일
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