• AI글쓰기 2.1 업데이트
  • 통합검색(310)
  • 리포트(177)
  • 자기소개서(131)
  • 논문(1)
  • 이력서(1)
  • 기간
  • 연관순
  • 영역
  • 페이지 수
  • 확장자
  • 할인자료 보기

연관검색어

verilog 시계 fpga 프로젝트 verilog 게임 mu0 cpu verilog 현대케피코
판매자 표지는 다운로드시 포함되지 않습니다.

"verilog 프로젝트" 검색결과 201-220 / 310건

  • 자료 표지
    연세대학교 디지털논리 김재석교수님 프로젝트
    디지털 논리회로 프로젝트(smart traffic line controller)2011142270 김정기2011142092 박동현●목차A. Mealy style1 ... Verilog source codes1.Conclusions&comments2.Verilog source codes of Mealy style state diagram3.Verilog s ... 하여 5초의 딜레이 없이 HY,LY가 켜지므로 Mealy style와 똑같은 waveform을 나타낸다C. Conclusions&comments and Verilog source c
    Non-Ai HUMAN
    | 리포트 | 33페이지 | 3,000원 | 등록일 2012.09.17 | 수정일 2014.05.15
    다운로드 장바구니
  • 자료 표지
    Lab#09 Application Design2
    -Xilinx ISE.-ISim (simulator)-XST (Synthesis tool)나. Methods1) Text LCD 문자표시 예제가) 프로젝트를 생성한다.(Top level ... 시켜보면ThisisTextLCDExample이라는 문자열이 표시될 것으로 예상된다.Verilog code//LCDname.Vmodule LCDname(RESETN, CLK,LCD
    Non-Ai HUMAN
    | 리포트 | 31페이지 | 1,500원 | 등록일 2016.09.11
    다운로드 장바구니
  • 자료 표지
    2016년 하반기 LG전자 합격 자기소개서
    손해를 미치는 과정으로 꼼꼼함이 동반 되어야합니다. 디지털 논리 과목의 Smart 신호등 설계 중 verilog 코딩이 잘못되어 수차례 오류가 나서 코딩을 잘하지 못하는 저는 포기 ... 하고자 했습니다. 하지만 맡은 일에 열정을 가지고 끈질기게 직접 코드 책을 공부하고 수차례 시뮬레이션 한 결과, 어려운 프로젝트를 완벽하게 구현했습니다.입사 후, 지속적으로 쌓아온
    Non-Ai HUMAN
    | 자기소개서 | 2페이지 | 3,000원 | 등록일 2016.11.20 | 수정일 2016.12.06
    다운로드 장바구니
  • 판매자 표지 자료 표지
    2017년 상반기 삼성 최종 합격 자소서입니다.
    을 쌓았으며, VLSI 설계 프로젝트를 진행하면서 Cadence tool을 이용하여 NAND, NOR, ROM등을 직접 설계해 보았습니다. 위 경험을 바탕으로 실무지식을 깊게 쌓 ... 하여기술하시기 바랍니다. (※작품속 가상인물도 가능)[ VLSI 설계를 통해 얻은 교훈 ]VLSI 설계 프로젝트에서 Cadence tool을 이용하여 외부 Noise를 받아 이어폰 ... 볼륨을 조정하는 회로를 설계하였습니다. 부분별 설계를 통합해 완성하는 프로젝트로서 NAND, NOR과 같은 소자를 바탕으로 Noise의 크기에 따른 음량조절 및 Alert를 발생
    Non-Ai HUMAN
    | 자기소개서 | 3페이지 | 3,000원 | 등록일 2017.09.24 | 수정일 2017.12.05
    다운로드 장바구니
  • 판매자 표지 자료 표지
    전자전기컴퓨터설계실험2(전전설2)8주차예비
    )Xilinx 프로그램으로 HDL 중 하나인 verilog를 사용하여 카운터 회로를 만들고 이를 응용하여 segment, piezo에 관하여 익힌다.2. 배경 지식(Essential ... 를 사용할 수 있는 User Clock으로 구성된다.2. Methods가. 모델링 시작1. HDL project를 생성새 프로젝트를 생성할 때 프로젝트의 종류를 설정해주어야 한다
    Non-Ai HUMAN
    | 리포트 | 26페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10
    다운로드 장바구니
  • 판매자 표지 자료 표지
    전자전기컴퓨터설계실험2(전전설2)9주차결과
    하나인 verilog를 사용하여 combo의 LCD를 사용한다.2. 배경 지식(Essential Backgrounds for this Lab)가. LCD ControlCombo ... Hz의 오실레이터 클럭과 사용자가 임의의 주파수를 사용할 수 있는 User Clock으로 구성된다.2. Methods가. 모델링 시작1. HDL project를 생성새 프로젝트 ... 를 생성할 때 프로젝트의 종류를 설정해주어야 한다. HDL의 문법을 이용하여 원하는 게이트를 구현하기 위해서 project 파일을 HDL로 설정하여 생성한다.2. text file
    Non-Ai HUMAN
    | 리포트 | 23페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10
    다운로드 장바구니
  • 판매자 표지 자료 표지
    전자전기컴퓨터설계실험2(전전설2)5주차예비
    )Xilinx 프로그램으로 HDL 중 하나인 verilog를 사용하여 조합회로 중 디코더, 인코더, 멀티플랙서를 구현하고 그 원리를 이해한다.2. 배경 지식(Essential ... project를 생성새 프로젝트를 생성할 때 프로젝트의 종류를 설정해주어야 한다. HDL의 문법을 이용하여 원하는 게이트를 구현하기 위해서 project 파일을 HDL로 설정하여 생성
    Non-Ai HUMAN
    | 리포트 | 13페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10
    다운로드 장바구니
  • 자료 표지
    HDL 프로젝트 제안서
    HDL 프로젝트 제안서HDL 실습조경순 교수님전자공학과ggg설계목표verilog 언어를 사용하여 Top module시스템 시계를 만드는 프로젝트 로 써 기본 시계 기능과 ALAM ... 기능, Stop watch를 선택하여 사용 할 수 있 는 시계를 HDL프로젝트를 수행한다.목적한 학기 동안 배운 verilog를 사용하여 프로젝트를 수행하여 시계를 만드 는 것 ... 으로 그동안 배워왔던 verilog언어에 대한 지식을 이용하여 알람기 능과 스톱와치 기능을 가진 시계를 만들어 보자.설계내용1. 디지털시계시간을 설정할 수 있게 하는 입력포트로 1일
    Non-Ai HUMAN
    | 리포트 | 3페이지 | 1,000원 | 등록일 2011.04.13
    다운로드 장바구니
  • 자료 표지
    Verilog-HDL 을 이용한 ALU 설계
    논리회로설계 텀프로젝트입니다.Verilog-HDL 을 이용한 ALU 설계 입니다.기본적인 ALU 를 설계하여.① exponential - 지수② factorial - 팩토리얼③ multiply - 곱셈을 구현하는 프로젝트 소스입니다.
    Non-Ai HUMAN
    | 리포트 | 2,000원 | 등록일 2011.06.09 | 수정일 2016.02.05
    다운로드 장바구니
  • 판매자 표지 자료 표지
    전자전기컴퓨터설계실험2(전전설2)4주차예비
    this Lab)Xilinx 프로그램으로 HDL 중 하나인 verilog를 사용하여 가산기 구현의 응용인 감산기를 구현하고 또한 비교기를 구현한다.2. 배경 지식(Essential ... 는 User Clock으로 구성된다.2. Methods가. 모델링 시작1. HDL project를 생성새 프로젝트를 생성할 때 프로젝트의 종류를 설정해주어야 한다. HDL의 문법
    Non-Ai HUMAN
    | 리포트 | 16페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10
    다운로드 장바구니
  • 판매자 표지 자료 표지
    전자전기컴퓨터설계실험2(전전설2)8주차결과
    으로 HDL 중 하나인 verilog를 사용하여 카운터 회로를 만들고 이를 응용하여 segment, piezo에 관하여 익힌다.2. 배경 지식(Essential ... 를 생성새 프로젝트를 생성할 때 프로젝트의 종류를 설정해주어야 한다. HDL의 문법을 이용하여 원하는 게이트를 구현하기 위해서 project 파일을 HDL로 설정하여 생성한다.2
    Non-Ai HUMAN
    | 리포트 | 24페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10
    다운로드 장바구니
  • 판매자 표지 자료 표지
    전자전기컴퓨터설계실험2(전전설2)7주차결과
    )Xilinx 프로그램으로 HDL 중 하나인 verilog를 사용하여 순차회로를 이해하고 순차회로 중 플립플롭 회로에 대해 이해한다.2. 배경 지식(Essential Backgrounds ... . Methods가. 모델링 시작1. HDL project를 생성새 프로젝트를 생성할 때 프로젝트의 종류를 설정해주어야 한다. HDL의 문법을 이용하여 원하는 게이트를 구현하기 위
    Non-Ai HUMAN
    | 리포트 | 18페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10
    다운로드 장바구니
  • 판매자 표지 자료 표지
    전자전기컴퓨터설계실험2(전전설2)7주차예비
    Lab)Xilinx 프로그램으로 HDL 중 하나인 verilog를 사용하여 순차회로를 이해하고 순차회로 중 플립플롭 회로에 대해 이해한다.2. 배경 지식(Essential ... -ComboⅡClock으로 구성된다.2. Methods가. 모델링 시작1. HDL project를 생성새 프로젝트를 생성할 때 프로젝트의 종류를 설정해주어야 한다. HDL의 문법을 이용
    Non-Ai HUMAN
    | 리포트 | 17페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10
    다운로드 장바구니
  • 판매자 표지 자료 표지
    전자전기컴퓨터설계실험2(전전설2)5주차결과
    )Xilinx 프로그램으로 HDL 중 하나인 verilog를 사용하여 조합회로 중 디코더, 인코더, 멀티플랙서를 구현하고 그 원리를 이해한다.2. 배경 지식(Essential ... 를 생성새 프로젝트를 생성할 때 프로젝트의 종류를 설정해주어야 한다. HDL의 문법을 이용하여 원하는 게이트를 구현하기 위해서 project 파일을 HDL로 설정하여 생성한다.2
    Non-Ai HUMAN
    | 리포트 | 20페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10
    다운로드 장바구니
  • 자료 표지
    LG이노텍 신입사원/개발직 자기소개서 합격샘플 (LG이노텍 채용 합격자소서 예시, LG이노텍 자기소개서 첨삭항목 취업 지원동기)
    를 통해 확인할 수 있었습니다. 논리회로설계에서는 verilog 언어를 익혀 Modelsim을 이용하여 Sequential logic 회로와, Finite state machine ... 을 모델링 하며 하드웨어 설계의 기본을 경험하였습니다. 둘째, 물리전자, 전자소자를 통해 다이오드와 트랜지스터의 동작원리와 반도체의 기초이론을 배웠고, 종합설계프로젝트에서는 MOSFET
    Non-Ai HUMAN
    | 자기소개서 | 5페이지 | 5,000원 | 등록일 2018.07.30 | 수정일 2020.04.16
    다운로드 장바구니
  • 자료 표지
    LG 이노텍 2015 상반기 합격 자소서
    의 알고리즘을 만들어야 했습니다. Verilog언어를 익히기 위해 도서관에서 관련 서적들을 찾아보았고, 블로그에 있는 자료들을 찾아보며 독학하였습니다. 많은 고생 끝에 결국 프로젝트 ... 통신 부분에 지원한 이유는 적합한 경험이 있다고 생각했기 때문입니다. 통신 전공을 들을 때 다른 전공수업보다 집중했으며, 흥미를 느꼈습니다. 한 전공 프로젝트로 통신 시스템을 설계 ... 된 역량을 기술해 주십시오.(500자 이내)[기피대상 1호]대학교에서 학생들이 기피하는 강의는 프로젝트가 주어지는 수업입니다. 그 이유는 프로젝트 수행 시 팀 내 불화로 인해 실패
    Non-Ai HUMAN
    | 자기소개서 | 2페이지 | 3,000원 | 등록일 2015.12.13
    다운로드 장바구니
  • 판매자 표지 자료 표지
    전자전기컴퓨터설계실험2(전전설2)6주차결과
    )Xilinx 프로그램으로 HDL 중 하나인 verilog를 사용하여 순차회로를 이해하고 순차회로 중 플립플롭 회로에 대해 이해한다.2. 배경 지식(Essential Backgrounds ... 의 오실레이터 클럭과 사용자가 임의의 주파수를 사용할 수 있는 User Clock으로 구성된다.2. Methods가. 모델링 시작1. HDL project를 생성새 프로젝트를 생성 ... 할 때 프로젝트의 종류를 설정해주어야 한다. HDL의 문법을 이용하여 원하는 게이트를 구현하기 위해서 project 파일을 HDL로 설정하여 생성한다.2. text file로 생성
    Non-Ai HUMAN
    | 리포트 | 13페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10
    다운로드 장바구니
  • 자료 표지
    논리회로실험 설계 보고서
    가 가 있는 곳은 구현 종속적이다. 작은 프로젝트라 할지라도 IEEE 표준 정의와 같은 표준 라이브러리를 사용할 수 있다. 설계자는 설계 파일의 시작 부분에 library절을 사용
    Non-Ai HUMAN
    | 리포트 | 24페이지 | 4,000원 | 등록일 2013.11.25 | 수정일 2013.11.28
    다운로드 장바구니
  • 판매자 표지 자료 표지
    전자전기컴퓨터설계실험2(전전설2)4주차결과
    )Xilinx 프로그램으로 HDL 중 하나인 verilog를 사용하여 가산기 구현의 응용인 감산기를 구현하고 또한 비교기를 구현한다.2. 배경 지식(Essential ... 를 생성새 프로젝트를 생성할 때 프로젝트의 종류를 설정해주어야 한다. HDL의 문법을 이용하여 원하는 게이트를 구현하기 위해서 project 파일을 HDL로 설정하여 생성한다.2
    Non-Ai HUMAN
    | 리포트 | 19페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10
    다운로드 장바구니
  • 자료 표지
    [Verilog] Inverse Quentization을 수행하는 코드
    - Contents -I. 프로젝트 계획 및 회의록1. 조원별 역할 분담2. 프로젝트 계획3. 회의록II. 설계 계획 및 배경 이론1. 설계 계획2. 배경 이론III ... . Verilog 코드1. IQ.v 코드2. Romiq.v 코드3. Romd.v 코드4. IQ_tb.v 코드IV. WaveformV. C++ Romiq, Romd 생성 코드1. Romiq ... , Romd생성코드2. Romiq, Romd 데이터VI. C++ 검증 코드VII. MATLAB 검증VIII. 결론I. 프로젝트 계획 및 회의록1. 조원별 역할 분담설 계 목 표
    Non-Ai HUMAN
    | 리포트 | 26페이지 | 1,500원 | 등록일 2010.09.09
    다운로드 장바구니
  • 콘크리트 마켓 시사회
  • 전문가요청 배너
해캠 AI 챗봇과 대화하기
챗봇으로 간편하게 상담해보세요.
2025년 11월 26일 수요일
AI 챗봇
안녕하세요. 해피캠퍼스 AI 챗봇입니다. 무엇이 궁금하신가요?
4:58 오후
문서 초안을 생성해주는 EasyAI
안녕하세요 해피캠퍼스의 20년의 운영 노하우를 이용하여 당신만의 초안을 만들어주는 EasyAI 입니다.
저는 아래와 같이 작업을 도와드립니다.
- 주제만 입력하면 AI가 방대한 정보를 재가공하여, 최적의 목차와 내용을 자동으로 만들어 드립니다.
- 장문의 콘텐츠를 쉽고 빠르게 작성해 드립니다.
- 스토어에서 무료 이용권를 계정별로 1회 발급 받을 수 있습니다. 지금 바로 체험해 보세요!
이런 주제들을 입력해 보세요.
- 유아에게 적합한 문학작품의 기준과 특성
- 한국인의 가치관 중에서 정신적 가치관을 이루는 것들을 문화적 문법으로 정리하고, 현대한국사회에서 일어나는 사건과 사고를 비교하여 자신의 의견으로 기술하세요
- 작별인사 독후감
“EasyAI 가 작성한 문서 초안은 완벽하지 않을 수 있습니다"
EasyAI 이동하기