"디지털논리회로"의 검색결과 입니다.

기간
- 전체
- 3개월
- 6개월
- 1년
- 2년
- 3년
- 5년
직접입력

적용
연관순
- 연관순
- 최신순
영역
- 전체
- 제목
- 본문
- 태그
페이지 수
- 전체페이지
- 1 페이지 ~ 5 페이지
- 6 페이지 ~ 10 페이지
- 직접입력 페이지 ~ 페이지 적용
확장자
- 전체
- 한글
- PDF
- MS워드
- MS엑셀
- MS파워포인트
- 압축파일
- 기타
할인자료 보기

연관검색어

디지털논리회로 인하대 verilog 텀프로젝트 회로 디지털집적회로 and or not 게이트 디지털공학개론

바로가기

방송통신대 - 2025 방송통신대 리포트 및 과제물 업데이트, 중간고사/기말고사자료

판매자 표지는 다운로드시 포함되지 않습니다.

"디지털논리회로" 검색결과 2,401-2,420 / 4,230건

[Flowrian] 데이터 정렬 회로의 Verilog 설계 및 시뮬레이션 검증

시뮬레이션 검증- 데이터 정렬 회로 : 구조수준 설계 및 시뮬레이션 검증Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다. ... 4개의 8비트 정수를 정렬하는 본 문서의 회로는 5개의 모듈로 구성된다.- 8 비트 멀티플렉서 : RT 수준 Verilog 설계 및 시뮬레이션 검증- 1 비트 비교기 ... : Primitive Logic Gate로 구조수준 설계 및 시뮬레이션 검증- 8 비트 비교기 : 구조수준 설계 및 시뮬레이션 검증- 최소/최대값 탐지 회로 : 구조수준 설계 및

리포트 | 23페이지 | 2,000원 | 등록일 2011.09.12

다운로드 장바구니
판매자 표지

102 페이지에 달하는 방대한 행복나래 채용(자소서 작성방법과 면접) 시험자료 기출문제 입사시험 출제경향

시험 : 회로설계, 전자회로, 회로이론, 디지털논리 등 출제실무진면접 ; 1:2면접으로 2명의 실무진이 10분정도를 이력서 및 자기소개서 위주로 질문CEO면접은 1:1, 이력서 ... 요소가 몇 개 있습니까?-> 창의력과 논리력 테스트 / 주유소의 월 평균 매상을 1억 6천만원 정도로 가정하고, 1인당 월 가솔린 평균 사용량를 4만원이라고 생각하면, 한 주유소

자기소개서 | 102페이지 | 9,900원 | 등록일 2016.02.23 | 수정일 2019.03.06

다운로드 장바구니
[디지털시스템실험(Verilog)] TTL 기본 실습 결과보고서

① Oscilloscope 사용 방법을 익힌다.② IC type의 논리회로 소자인 TTL을 이용하는 방법을 익힌다.③ half adder와 full adder의 원리를 이해하고, 1-bit ... 개, 7432 칩 1개, 7486 칩 1개로아래의 논리회로도와 같은 1-bit full adder를 구현하였다.그러나 실제 실험 결과를 측정하는 과정에서 회로는 Input A(아래 ... 의 논리회로도에서는 Input X)와 Input B(아래에서는 Y), InputCin을 받아들이지 못하였고, 따라서 진리표에 따른 각 Input값에대한 Output을 측정할 수 없

리포트 | 3페이지 | 1,500원 | 등록일 2011.10.05

다운로드 장바구니
아주대 논회실 논리회로실험 실험5 예비보고서

코딩(Decoding)디코더는 디지털 시스템에서 사용하는 2진수를 우리가 쉽게 인지할 수 있는 숫자나 문자로변환해 주는 소자이다. 2진수를 10진수로 바꿔주는 회로는 BCD to ... 나 10진수의 입력을 BCD, 2진수와 같은 코드로 변환 해주는 논리소자이다. 일반적으로 2n 개의 입력과 n개의 2진 출력을 가지고 있으며 출력은 입력 값에 대응하는 2진 코드를 생성

리포트 | 8페이지 | 1,500원 | 등록일 2014.04.08 | 수정일 2015.04.16

다운로드 장바구니
[Flowrian] 십진수 네자리 뺄셈기 회로의 Verilog 설계 및 시뮬레이션 검증

기Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.1. 십진수 뺄셈기 회로의 사양2. 전가산기의 Verilog 설계 및 검증3. 십진수 한 ... 본 문서에서는 이진수 덧셈기인 Ripple Carry Adder 회로를 변형하여 4자리 십진수 2개를 합산하는 덧셈기 회로를 설계한 후에 본 설계는 총 5개의 모듈로 구성된다.

리포트 | 29페이지 | 2,000원 | 등록일 2011.12.08

다운로드 장바구니
보고서2

LED만 on이를 통해 회로 정상 여부 판단3. 논리 프로브를 가변저항에 연결*저항값을 변화시키면서 hige와 low의 임계값을 찾아 기록*논리 임계값 : hige: low:*실험 ... 에는 하이와 로우 LED 모두 off 상태를 확인하였다.디지털 논리와 비교를 해보았을 때 약간의 차이가 있었다.< 디지털 논리 >실험 4남은 게이트 3,4번 NOT gate ... 하여 실험을 반복 하였다.디지털 멀티미터와 오실로스코프와 값의 차이는 약간 있었다.실험순서입력 논리 레벨(3번 핀)출력 논리 레벨(4번 핀)논리 레벨(5번 핀)논리 레벨(6번 핀)6Vin

리포트 | 9페이지 | 1,500원 | 등록일 2011.02.17

다운로드 장바구니
판매자 표지

SK하이닉스 IT직무 자소서, 자기소개서

로 FPGA를 설계하는 수업 이였습니다. 처음에는 논리회로설계 수업 때 배우는 여러 가지 설계를 코딩으로 만든다는 게 신기하고 재밌었습니다. 처음 배우는 언어는 곧 잘 이해를 하 ... 생 3학년 1학기 때 저는 코딩하는 게 재밌었고, 전공에 자신 있었습니다. 하지만 저에게 슬럼프가 왔습니다. 임베디드 시스템 수업과 디지털합성설계 수업. 이 두 과목은 모두 VHDL

자기소개서 | 4페이지 | 6,000원 | 등록일 2017.10.23 | 수정일 2018.05.18

다운로드 장바구니
기초전자회로실험 - 디지털 시계

1.조 구성원2.Project명디지털 시계3.Project goal디지털시계의 논리회로를 이용해 회로도에 대한 기본적인 지식습득과 직접 회로를 구성함으로서 차후에 보다 복잡 ... .Project plan1주차 주제선정 및 제안서 작성2주차 회로구성에 따른 기기구입및 각 기기에 대한 특징 파악.3주차 회로논리구성 파악 및 직접 회로도 구성LSI를 사용한 디지털 스톱워치1 ... 한 회로구성에 도움이 되고자 한다.4.Main Subject & Basic Theory디지털 시계의 구성디지털 시계의 전체 블록도를 보면 시간 표시를 위한 7세그먼트 표시기를 비롯

리포트 | 10페이지 | 3,000원 | 등록일 2011.04.25

다운로드 장바구니
[Flowrian] 십진수 네자리 덧셈기 회로의 Verilog 설계 및 시뮬레이션 검증

기 : 구조수준 Verilog 설계 및 시뮬레이션 검증Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다. ... 본 문서에서는 이진수 덧셈기인 Ripple Carry Adder 회로를 변형하여 4자리 십진수 2개를 합산하는 덧셈기 회로를 설계한다. 본 설계는 총 3개의 모듈로 구성된다.

리포트 | 18페이지 | 1,500원 | 등록일 2011.09.26

다운로드 장바구니
설계실습 10. 4-bit Adder 회로 설계

와 해석에 응용3디지털 시스템부울 대수의 사용디지털 시스템에서의 전압레벨 표현 5V :2진 숫자(binary digit) 2V 1, 0으로 표현 0.8V 0V 부울 대수는 논리회로 ... 11. 12설계실습 10. 4-bit Adder 회로 설계아날로그 및 디지털 회로1목 차1부울 대수2디지털 시스템34-bit Adder (74LS83)4설계실습 계획2부울 대수부 ... 울 대수의 정의인간 추론 영역에서의 논리: 어떤 조건(conditions)이 전제(premises)가 참(true)인가 거짓(false)인가에 따라 판단하는 기능. 이러한 논리기능

리포트 | 13페이지 | 1,000원 | 등록일 2010.11.12

다운로드 장바구니
부산대학교 컴퓨터프로그래밍 중간고사 요점정리

바퀴 이용. 8자리 덧셈- Mark Ⅰ : 1944년 맨체스터 대학. 최초로 프로그램 저장. 전기 디지털 컴퓨터- 제 1세대(1945~1956)→ 에니악(1946): 18,000개 ... )→ 직접회로(잭). 컴퓨터의 크기 작아짐. 운영체제 널리 사용되어 한 컴퓨터에서 여러 개의 프로그램을 동시에 돌림- 제 4세대(1971~1980)→ 대규모 직접회로(LSI). 4004칩 ... (198심장 : 전체 시스템 동작의 제어, 산술 및 논리 동작의 수행, 데이터 저장과 판독?L1 캐쉬 : CPU 코어 내, L2 캐쉬 : CPU 코어 밖 다이안?Hard Disk

리포트 | 4페이지 | 1,000원 | 등록일 2014.07.11

다운로드 장바구니
[논리회로설계실험]논리회로설계실험 제 9장 Encoder와 Decoder

는 [그림 9-3]과 같고, 논리회로는 [그림 9-4]와 같다.[그림 9-4] 10진 to BCD Decoder 논리회로3. 사용 기자재 및 부품?논리실험기 (Digital Logic ... 고, 논리회로는 [그림 9-2]와 같다.[그림 9-1] 10진 to BCD Encoder⒜ 블록도10진 to BCD EncoderInputOutput10진수BCD CodeABCD000 ... *************0011401005010160110701118100091001⒝ 진리표[그림 9-2] 10진 to BCD Encoder 논리회로⑵ 디코더(Decoder

리포트 | 8페이지 | 2,000원 | 등록일 2005.04.09

다운로드 장바구니
[Flowrian] 신호등 제어 회로의 Verilog 설계 및 시뮬레이션 검증

: RT 수준 Verilog 설계 및 시뮬레이션 검증- 최상위 신호등 제어 회로 : 구조수준 Verilog 설계 및 시뮬레이션 검증Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.

리포트 | 16페이지 | 1,500원 | 등록일 2011.10.03

다운로드 장바구니
VHDL을 이용한 Digital clock설계

※ Sequence of Mode_1: Clock ➡ Date ➡ Timer ➡ Alram① Clock: s_1~s_2 : Express times_3~s_4 : Express minutes_5~s_6 : Express secMode2(setting): Push the..

리포트 | 20페이지 | 1,000원 | 등록일 2010.12.13

다운로드 장바구니
전자공학실험1 결과(4장)

전자공학실험1- 결과보고서 -[4장. 논리게이트의 특성 및 연산회로]실험① 그림 4.7과 같이 회로를 구성하고, 0V와 5V의 값을 갖는 1kHz 구형파를 입력에 연결하라. 입력 ... 와 같이 입력이 5V (HIGH)이면 출력이 0V (LOW)가 출력되고 입력이 0V(LOW)이면 출력이 5V (HIGH)로 출력이 되었다. 따라서 입력전압과 출력전압의 논리값이 반대 ... 을 수 있어서 좋았다.② 그림 4.7의 회로에 입력으로 그림 4.9와 같은 삼각파를 연결하라. 입력 전압를 오실로스코프의 Horizontal(X)단자, 출력 전압를 Vertical(Y

리포트 | 8페이지 | 1,000원 | 등록일 2012.04.08

다운로드 장바구니
post8

에서는 각 디지털 신호레벨마다 하나씩, 두 종류의 위상이 사용된다.회로보드에서는 디저털 기저대 신호와 반송파인 사인파를 평형 변조기에서 합하여 PSK신호를 만들어 낸다. 이 때 0도 ... 이 름 : 김연실조 원 : 김유미1. 목적PSK신호의 생성 원리와 반송파 동기에 대하여 알아본다.2. 실험 내용PSK는 각 디지털 신호마다 반송파 신호의 위상에 구분을 두어 변조 ... 를 하는 방식이다.Figure 1. (신호 생성 과정)오실로스코프의 채널1 프로브를 인코딩의 회로블럭 sync에 연결하고 offset다이얼과, bal을 조절한다. 채널1을 NRZ

리포트 | 4페이지 | 1,000원 | 등록일 2012.01.26

다운로드 장바구니
디지털시스템 verilog 실험 결과보고서의 모든 것,BCDto7Segment, FlipFlop, Counter, RAM, 유한상태머신회로, Dotmatrix, Stopwatch etc

되어 이상 징후를 확인해 보기로 하였다.[HALF ADDER]HALF ADDER는 두 개의 기본 게이트로 구성된 디지털회로이다. 입력에 따라 출력은 C(carry값)과 S(sum값 ... egment로 출력하는 디지털 회로를 설계한다.실험결과[작성코드 & 코드설명]1. BinaryToBCD 1의자리module binarytoBCDof1(O,A,B,C,D);output ... egment로 출력하는 디지털 회로를 설계한다. 한번에 Binary to 7Segment를 설계할 수 없어서 Binary to BCD 변환과 BCD to 7segment를 각각 만들

리포트 | 32페이지 | 3,000원 | 등록일 2012.11.27

다운로드 장바구니
[Flowrian] 3단 파이프라인 덧셈 회로의 Verilog 설계 및 시뮬레이션 검증

: 3 단 파이프라인 덧셈 회로Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.

리포트 | 31페이지 | 1,500원 | 등록일 2011.10.18 | 수정일 2014.08.19

다운로드 장바구니
[Flowrian] 8 Bit Adder 구조의 Verilog 설계 및 시뮬레이션 검증

다.8비트 가산기는 Verilog 언어로 모델링 되었으며 시뮬레이션에 의해서 검증된 파형을 제공하고 있다.디지털 논리회로를 배우거나 Verilog 설계를 배우려는 분에게 도움이 되는 문서이다. ... 에 8비트의 덧셈 합과 캐리를 출력한다.본 설계에서는 8개의 전가산기를 Ripple Carry 방식으로 논리회로도를 설계한다. Ripple Carry 방식의 덧셈기는 비트수 만큼

리포트 | 16페이지 | 2,500원 | 등록일 2011.09.04

다운로드 장바구니
[디지털 설계 및 언어]HDL소스(각종 레지스터와 카운터)

1)비트 레지스터-HDL코드module Reg_4_bit_beh (A3, A2, A1, A0, I3, I2, I1, I0, Clock, Clear); output A3, A2, A1, A0; input I3, I2, I1, I0, Clock, Clear; reg ..

리포트 | 20페이지 | 3,000원 | 등록일 2010.12.08

다운로드 장바구니

이전10개 116 117 118 119 120121122 123 124 125 다음10개

파워링크

신청하기