"디지털논리회로"의 검색결과 입니다.

기간
- 전체
- 3개월
- 6개월
- 1년
- 2년
- 3년
- 5년
직접입력

적용
연관순
- 연관순
- 최신순
영역
- 전체
- 제목
- 본문
- 태그
페이지 수
- 전체페이지
- 1 페이지 ~ 5 페이지
- 6 페이지 ~ 10 페이지
- 직접입력 페이지 ~ 페이지 적용
확장자
- 전체
- 한글
- PDF
- MS워드
- MS엑셀
- MS파워포인트
- 압축파일
- 기타
할인자료 보기

연관검색어

디지털논리회로 인하대 verilog 조도계 텀프로젝트 회로 디지털집적회로 and or not 게이트 디지털공학개론

바로가기

방송통신대 - 2025 방송통신대 리포트 및 과제물 업데이트, 중간고사/기말고사자료

판매자 표지는 다운로드시 포함되지 않습니다.

"디지털논리회로" 검색결과 2,421-2,440 / 4,233건

[Flowrian] 3단 파이프라인 덧셈 회로의 Verilog 설계 및 시뮬레이션 검증

: 3 단 파이프라인 덧셈 회로Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.

리포트 | 31페이지 | 1,500원 | 등록일 2011.10.18 | 수정일 2014.08.19

다운로드 장바구니
[Flowrian] 8 Bit Adder 구조의 Verilog 설계 및 시뮬레이션 검증

다.8비트 가산기는 Verilog 언어로 모델링 되었으며 시뮬레이션에 의해서 검증된 파형을 제공하고 있다.디지털 논리회로를 배우거나 Verilog 설계를 배우려는 분에게 도움이 되는 문서이다. ... 에 8비트의 덧셈 합과 캐리를 출력한다.본 설계에서는 8개의 전가산기를 Ripple Carry 방식으로 논리회로도를 설계한다. Ripple Carry 방식의 덧셈기는 비트수 만큼

리포트 | 16페이지 | 2,500원 | 등록일 2011.09.04

다운로드 장바구니
[디지털 설계 및 언어]HDL소스(각종 레지스터와 카운터)

1)비트 레지스터-HDL코드module Reg_4_bit_beh (A3, A2, A1, A0, I3, I2, I1, I0, Clock, Clear); output A3, A2, A1, A0; input I3, I2, I1, I0, Clock, Clear; reg ..

리포트 | 20페이지 | 3,000원 | 등록일 2010.12.08

다운로드 장바구니
[Flowrian] Hamming 코드 기반 Error Detection/Correction 회로의 Verilog 설계 및 시뮬레이션 검증

는 원래의 비트로 복귀하지는 못하고 데이터에 오류가 존재함을 감지하여 프로세서에 알린다. Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다. ... ) 인터페이스 회로이다. 프로세서가 메모리로 데이터를 전송하는 경우는 16 비트 데이터에 6 비트의 해밍 코드를 추가하여 22 비트의 데이터를 메모리로 전송한다. 반대로 메모리

리포트 | 10페이지 | 2,500원 | 등록일 2011.10.29

다운로드 장바구니
led와 7-세그먼트(결과) 인코더/디코더 코드 변화기, 멀티플렉서와 디멀티프렉서 (예비)

디지털 회로 실험 6, 7 결과보고서? 1조 전자공학과 200914409 유 일 현 ? 공동 실험자 : 이 원 구? 제 출 일 : 2014. 4. 8● 실험 6 LED와 7 ... 의 출력이 결정된다.- 일반적인 인코더 블록도 -2) 디코더(Decoder, 해독기)디코더는 N비트 2진 입력 코드를 M(MLEQ 2 ^{n}) 출력 선으로 변환시키는 논리회로이 ... 의 LED에서 애노드(A)는 캐소드(C)보다 약간 더 길게 되어 있다.(2) 적색 LED를 사용하여 그림 6-5의 회로를 구성하여라. 1N914 다이오드는 사고로 역 전 압이 인가

리포트 | 12페이지 | 1,000원 | 등록일 2014.04.20

다운로드 장바구니
2장 논리회로와 간략화 실험결과 및 3장 오픈컬렉터와 3상태 버퍼

실험 2. 논리회로의 간략화 결과 레포트(a) NOT 게이트PSPICE 시뮬레이션 결과*실험결과*AY0110(b) AND 게이트PSPICE 시뮬레이션 결과*실험결과*ABY ... 20000000100010000111110011101111101111111실험 3. 오픈컬렉터와 3상태 버퍼/인버터 예비 레포트[목적]1. 오픈 컬렉터 게이트의 특성을 이해한다.2. 와이어드 AND 및 와이어드 OR 회로를 익힌다.3 ... 으로 풀업저항을 사용하면 출력특성이 AND동작이 이루어진다. 이를 와이어드 AND 회로라 한다.그림 3.1, 그림 3.2 와이어 AND회로그림 3.2를 논리식으로 표현하면 Y

리포트 | 10페이지 | 2,000원 | 등록일 2012.12.10

다운로드 장바구니
진보영일기와 전가산기를 이용한 4-bit 가감산기 설계 제안서 및 설계 결과 보고서

다.3. 7487의 작동원리 - 하나의 논리회로가 가산과 감산의 기능을 모두 갖게 하기 위하여 제어신호에 따라 가수 이 또는 의 1의 보수 로 되는 회로를 진-보-0-1 기라고 ... Ⅲ 설계의 사전 조사1. 7487의 구조 - 7487은 4bit의 진-보-영-일기로서 입력 B와 C로서 제어가 되며 A의 입력으로 Y의 출력을 내보내는 가감산기 회로이 ... 한다. 디지털 계산에 있어서 가산은 보수 없이 계산이 가능하나 감산을 할 때는 빼주는 수를 보수를 취하여 가산하게 되는 방법으로 하게 된다 이를 위하여 진-보-0-1기를 이용하는데

리포트 | 14페이지 | 2,000원 | 등록일 2012.07.17

다운로드 장바구니
시퀀스회로에 대해서

시퀀스 제어회로란 ? 미리 정해진 순서 , 또는 일정한 논리에 의해서 정해진 순서에 따라 제어의 각 단계를 차례로 진행해 가는 제어를 말합니다 .유접점 시퀀스(Relay ... Sequence)란 ? 제어계에 사용되는 논리소자로서 기계적 접점을 지닌 유접점 계전기, 즉 전자 계전기(Relay)에 의해서 구성되는 시퀀스 제어 회로를 말합니다. 전자계전기라는 것 ... 회로시퀀스 제어계의 기본회로 (1) 비반전 회로 - 입력신호를 받아서 논리적 판단을 하여 출력으로 그대로 보내는 회로로서 AND, OR 등의 논리적 기능을 하는 회로 , 반전회로

리포트 | 21페이지 | 1,500원 | 등록일 2012.03.15

다운로드 장바구니
[Flowrian] 반가산기 (Half Adder)의 Verilog 설계 및 시뮬레이션 검증

한다.Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.1. 반가산기의 사양2. Dataflow 형식 반가산기의 Verilog 설계 및 검증3 ... 반가산기 (Half Adder)의 동작은 Verilog 언어가 제공하는 3가지 방식, Dataflow, Behavior, Structure 관점에서 반가산기의 논리동작을 모델링

리포트 | 9페이지 | 1,000원 | 등록일 2011.10.29

다운로드 장바구니
[Flowrian] 전가산기 (Full Adder)의 Verilog 설계 및 시뮬레이션 검증

한다.Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.1. 전가산기의 사양2. Dataflow 형식 전가산기의 Verilog 설계 및 검증3 ... 전가산기 (Full Adder)의 동작은 Verilog 언어가 제공하는 3가지 방식, Dataflow, Behavior, Structure 관점에서 전가산기의 논리동작을 모델링

리포트 | 12페이지 | 1,000원 | 등록일 2011.10.29

다운로드 장바구니
[Flowrian] Tri-State Buffer의 Verilog 설계 및 시뮬레이션 검증

한다.Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.1. Tri-State Buffer의 사양2. Dataflow 형식 Tri-State ... Tri-State Buffer의 동작은 Verilog 언어가 제공하는 3가지 방식, Dataflow, Behavior, Structure 관점에서 전가산기의 논리동작을 모델링

리포트 | 13페이지 | 1,000원 | 등록일 2011.11.01

다운로드 장바구니
교통신호 제어기

부도로에 통행 중인 자동차가 없을 때 까지상태 4: 초교통신호 제어기의 구성구성도교통신호제어 시스템은 다음 그림에 나타난 것과 같이 조합 논리회로, 순차논리회로 그리고 타이밍 ... 회로로 구성된다.조합 논리회로부분에서는 신호등을 끄고 켜는 신호 그리고 긴 타이머와 짧은 타이머를 동작시키는 트리거 신호를 출력한다. 이 논리부에는 상태도에 나타난 4가지 상태 ... 를 나타내는 그레이 코드가 입력된다.타이밍 회로 부분은 순차논리 클럭 신호뿐만 아니라 25초와 4초 타이밍 신호를 출력하며, 순차논리는 4가지 상태를 표현하는 2비트 그레이 코드를 발생

리포트 | 5페이지 | 1,000원 | 등록일 2011.09.17

다운로드 장바구니
[4과목:정보통신개론]사무자동화 산업기사 필기시험 핵심정리

한 멀티포인트 시스템에서 전송지연을 줄이기 위해 고속 폴링을 적용한 모뎀(3) 디지털 서비스 유닛(DSU : Digital Service Unit)디지털 전송 회선에 사용. 단극 ... ) 전화{(2) 아날로그 전송과 디지털 전송{{구분아날로그 회선디지털 회선아날로그신호.아날로그 증폭기 사용.증폭 시 잡음이나 왜곡된 신호도함께 증폭됨{.코덱(CODEC) 사용.디지털 ... 전송이 이루어지며 적당한 간격으로설치하여 원신호로 재생{디지털신호.변복조기(MODEM) 사용.기존의 음성 통신망을 활용하여디지털 신호 전송{.디지털 서비스 유닛(DSU) 사용.공중

시험자료 | 16페이지 | 1,500원 | 등록일 2012.12.03

다운로드 장바구니
계산기 설계

G = A + 1A 증가100G = A ^ BAND101G = A ? BOR110G = A ? BXOR111G =NOT=> ALU는 논리연산회로와 산술연산장치를 결합시켜서 만들 수 ... 의 산술연산은 S1=0일 때 선택되고, 논리연산은 S1=1일 때 선택된다. 산술회로에서는 캐리의 출력을 따로 출력한다산술회로의 블럭도논리회로의 블럭도2×1MUXCinS0ABCinS ... Report #11. 개요2. 계산기 설계가. 데이터 처리장치1) 레지스터 파일2) 함수장치가) ALU나. 제어장치3) 명령어4) 제어워드과목명디지털 시스템수업시간학번이름담당교수

리포트 | 6페이지 | 2,000원 | 등록일 2012.05.16

다운로드 장바구니
실험8. 인코더와 디코더 회로 결과

요 및 이 론디코더(Decoder)는 코드화된 입력을 출력으로 변환하는 다중-입력, 다중-출력 논리회로이다. 입력코드의 수는 일반적으로 출력코드보다 적은 수를 가진다. 디코더는 조합 ... 하게 구분되는 4개의 출력으로 바꿔주는 회로를 말한다. 회로의 enable 입력이 존재한다면 반드시 정상적인 논리출력을 얻기 위해서는 enable 신호가 회로에 인가되어야 한다. 그렇 ... . 7개의 출력에 대한 논리함수를 구해보면 다음과 같은 부울함수로 표시된다.BCD-7 세그먼트 디코더는 2진수를 10진수로 변환해 주기 때문에 회로를 설계하는 입장에서는 디코더라 칭할

리포트 | 6페이지 | 1,000원 | 등록일 2013.02.02

다운로드 장바구니
논리회로의 간략화 결과보고서

실험 제목논리회로의 간략화실험 목적부울대수 및 카르노도를 이용하여 논리회로를 간략화한다.실험을 통해 부울대수와 카르노도의 정확성을 검증한다3. 실혐 결과주어진 논리식 A’B ... + AB’ 에 대한 회로를 구성하고. 가능한 모든 논리적 입력에 대한 출력결과를 알아보는 실험을 진행하였다. 그 결과는 아래의 진리표를 통하여 나타내었다.실험결과가 입력이 같을 때 ... 또는 논리레벨을 나타내는 것이기 때문이다. 예로서 임의의 디지털 시스템에서 부울값 0은 0에서 0.8V의 전압을, 반면에 부울값 1은 2에서 5V의 전압범위를 나타낸다.또한, 측정

리포트 | 2페이지 | 1,000원 | 등록일 2011.09.16

다운로드 장바구니
부울대수와 드 모르간의 법칙

디지털 논리회로설계 및 실습실험 7. 부울대수와 드 모르간의 법칙1. 실험 목표□ 부울 대수(Boolean algebra)의 여러 법칙들에 대한 실험적 증명.□ 부울 법칙 10과 ... 시스템에서는 상태가 “0” 또는 “1”로 될 수 있는 회로를 취급하는 데 사용 된다.디지털 회로의 논리식을 취급함에 있어 다음의 약속이 있다.① 연산순서는 부정, 논리곱, 논리합 ... 하여 각 회로의 파형 관찰을 통해 각 게이트들이 정상적으로 작동하는지 확인하여 보았다. 또한 드 모르간 법칙을 이용하여 같은 논리의 다른 회로 구성을 구성하여 입력을 같이하였을 때, 결과가 같은지 진리표를 작성하고 각 게이트들의 동작을 확인한다.

리포트 | 4페이지 | 1,000원 | 등록일 2011.01.05

다운로드 장바구니
컴퓨터 시스템 [컴퓨터의 역사,컴퓨터의 구조(구성요소),컴퓨터의 분류

) → UNIVAC-I(최초의 상업용 컴퓨터) → EDVAC(프로그램 내장 방식) → 1964년 IBM-360(범용 컴퓨터) → 1966년 직접회로(IC)를 채용한 컴퓨터구분논리 ... 회로소자사용언어설명1세대진공관(vacuum tube)기계어, 어셈블리어하드웨어 개발 중심부피에 비해 신뢰도가 떨어짐2세대트랜지스터(TR)포트란(FORTRAN),코볼(COBOL ... ), 알골(ALGOL)소프트웨어 개발 중심고급언어개발운영체제(OS) 도입3세대직접 회로(IC)파스칼, LISP,구조화 언어중앙처리장치의 소형화시분할 처리 시스템, 다중 처리 시스템OMR

리포트 | 7페이지 | 1,000원 | 등록일 2013.03.15

다운로드 장바구니
[Flowrian] Generic FIFO 회로의 Verilog 설계 및 시뮬레이션 검증

본 문서에서는 아래의 모듈들은 Verilog 언어로 설계하여 시뮬레이션 검증을 하였다.- GenericFIFO : 비트폭과 깊이를 가변시킬 수 있는 FIFOVerilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.

리포트 | 11페이지 | 1,500원 | 등록일 2011.10.24

다운로드 장바구니
[Flowrian] 커피 자판기 회로의 Verilog 설계 및 시뮬레이션 검증

설계 및 시뮬레이션 검증- 최상위 자판기 회로 : 구조수준 Verilog 설계 및 시뮬레이션 검증Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다. ... 커피 자판기 회로는 10개의 모듈로 구성된다.- 12 비트 레지스터 : RT 수준 Verilog 설계 및 시뮬레이션 검증- 8 입력 12 비트 멀티플렉서 : RT 수준 ... 시뮬레이션 검증- 12 비트 덧셈 뺄셈기 : 구조수준 Verilog 설계 및 시뮬레이션 검증- 타이머 : RT 수준 Verilog 설계 및 시뮬레이션 검증- 커피 제조 회로 : 구조수준

리포트 | 56페이지 | 2,000원 | 등록일 2011.09.24

다운로드 장바구니

이전10개 117 118 119 120 121122123 124 125 126 다음10개

파워링크

신청하기