VHDL Decoder and Encoder(post lab입니다) VHDL code 포함

소개

이번 실험은 조합논리회로를 이용한 Excess-3 Input Decoder를 이해하고 설계하는 것이다. 즉, Excess-3 Input에 대하여 Decoder가 3-to-8 Decoder로 동작할 수 있도록 설계하는 것이다.

목차

1. 실 험 소 개
1) Purpose of the Experiment
2) Materials

2. 실 험 결 과 (Result)
1) Source Code
2) Excess-3 Input Decoder Emulation Results

3. 토론 및 분석 (Discussions and Analysis)

# 참고문헌

본문내용

2) Materials
Personal Computer, Xilinx ISE 9.2i program, Spartan-3 Board 1개, JTAG cable 1개
2. 실 험 결 과 (Results)
1) Source Code
--Prelab 에서의 소스코드와 달라졌다.
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity hdl is

All LED “OFF” 위의 실험결과를 보면 회로가 어떻게 동작하는지를 이해할 수 있을 것이다. 한 예를 들어보면, 우리가 “0011”의 입력을 주면, 회로에서는 “0011”에서 3(0011)을 뺀 수를 저장하고 그렇게 되면 “0000”이 최종적으로 얻은 결과값이고, 이 수에 맞는 출력을 진리표에서 찾아 보면, “00000001”이 일치되는데, 이것이 출력으로 나오게 되는 식이다. 여기서 Enable값이 항상 “100”일 때에만 회로에 입력값을 주었을 때, 동작함을 확인할 수 있고, “100”이외의 Enable값이 들어오면 회로의 LED는 어떤 입력값을 주어도 꺼져있게 된다.
각 입력에 대하여 LED의 동작을 보면, 위의 실험결과는 진리표에 정확히 일치하고 있으며, 우리가 만든 소스에 대하여 모든면에서 제대로 된 동작을 보여주고 있음을 확인할 수 있다.
3. 토론 및 분석 (Discussions and Analysis)
실험을 처음 개시하였을 때, 우리는 입력값에 3을 플러스(+)시킨 값에 대한 출력을 내보내도록 회로를 만들었었다. 하지만

참고자료

· 없음