Quartus 툴을 이용하여 verilog로 가감산기.간단한 ALU 구현하기

소개

Quartus 툴을 이용하여 verilog로 가감산기.간단한 ALU 구현하고 이를 레포트로 작성한 것입니다.
디지털시스템설계 첫번째 프로젝트였구요

목차

Overview
Related theories and assumptions
Code Additions and Modifications (Hardware Part)
First Project Analysis (very important part for good grade)
Conclusions and comments

본문내용

Overview
Project Description
AdderSubtractor - 가감산기로서 셀렉트 시그널에 의해 출력값을 피드백하여 계산을 가능케도 한 설계입니다.
오버플로우 발생시 플래그신호를 이용해 발생유무를 확인할 수 있는 것이 특징입니다.
ALU(Add,Sub,XOR,AND,OR,NOT) - 1번의 가감산기에 새로운 ALU를 추가한 설계입니다. Xor, And, Or, Not을 셀렉트 시그널에 의해 선택하여 계산을 가능하게 하였습니다. Not 을 응용한 드모르간의 법칙도 계산이 가능한 것이 특징입니다. 그리고 4개의 플래그신호(Zero, Negative, oVerflow, Carry)를 이용하여 해당 신호의 발생유무를 플래그 출력으로 쉽게 알 수 있게 한 것이 특징입니다.
Learning Objectives - 이 프로젝트의 목표는 하드웨어 기술 언어 중의 하나인 Verilog 언어를 숙지함으로써 하드웨어 설계를 할 수 있고, 구현하는데 필수요소인 Quartus를 사용해보고 , 그에 따른 프로젝트 예제와 그 예제를 이용해 자신만의 프로젝트를 구현해 봄으로써 하드웨어 설계 engineer로서의 초석을 마련하는데 있습니다.
Related theories and assumptions
Background theories
☞ 2의 보수 - 2진수 n자리 n비트 에 대하여 2n을 기수로 하는 경우의 보수이다. 1의 보수에 1을 더하여 얻을 수도 있다. 예를 들어 1010의 2의 보수를 구해 보면 0110 이다. 컴퓨터에서 가산기를 사용하여 뺄셈을 하기 위해 음수의 표현으로 자주 사용된다
☞ Overflow : To obtain a correct answer when adding and subtracting, we must ensure that the result has a sufficient number of bits to accommodate the sum. If we start with two n-bit numbers, and the sum occupies n+1 bits, we say that an overflow occurs. This is true for binary or decimal numbers, whether signed or unsigned. Overflow is a problem in computers because the number of bits that hold a number is fixed, and a result that exceeds the number of bits cannot be accommodated. For this reason, computers detect and can signal the occurrence of an overflow.
☞ Behavioral Structure : System의 기술방법으로 input과 output사이의 관계를 computer language와 같이 서술하는 방법이다. 서술언어는 VHDL(very high speed hardware descri-ption language), HDL등이 있다.
Ex> assign C=A & B;
☞ Structural Structure : System의 기술방법으로 input 과 ouput 사이의 관계를 하나의 연산자로 묶어서 서술하는 방법이다.
Ex> and(A,B,C);
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참고자료

· 없음