JFET 공통 소스 증폭기 예비레포트

소개

JFET 공통 소스 증폭기 예비레포트

목차

1. 실험목적
2. 이론
3. 시뮬레이션

본문내용

1. 실험목적
JFET의 공통 소스 증폭기를 구성하여 증폭기의 특성 및 동작 원리를 실험을 통하여 이해한다.

2. 이론
(1) 자기 바이어스 (Self Bias)
밑에 그림 (a)는 JFET 회로가 어떻게 자기 바이어스 되는지를 보여준다. 이런 바이어스 법이 게이트 바이어스 법을 능가하는 이점은 VDD와 negative 게이트 공급 전압 -VGG대신 단일한 공급 전압 VDD가 사용된다는 점이다.
소오스 저항 RS가 삽입되고 RG가 접지에 연결된다. 이러한 회로는 VG에 역방향 바이어스와 동일한 결과를 얻을수 있게 된다. ID = IS 이므로 우리는 만약 드레인 전류가 증가하면 ID=IS가 증가하기 때문에 소스 저항 RS 양단에서의 전압강하도 증가한다. 이것이 게이트-소스 역 전압을 증가시켜서 채널을 좁게 만들게 되고 드레인 전류를 감소시킨다.
게이트 - 소스 전압은 그림(a)에서 게이트는 역방향으로 바이어스되어 있기 때문에 를 통해서 흐르는 게이트 전류는 무시해도 된다. 따라서 접지점에 대한 게이트 전압은 0이다.접지점에 대한 소스 점의 전압은 소스 저항에 드레인 전류를 곱한 값과 같다. 따라서 게이트-소스 전압은 소스 전압과 게이트 전압의 차이이므로 혹은 이다.이것은 게이트-소스 전압은 소스 저항 양단에 걸린 전압의 -값과 같다는 의미이다.그러므로 드레인 전류가 커질수록 게이트-소스 전압은 negative로 되게 된다.
(2)전압분배바이어스
아래 그림 (a)는 JFET의 전압 분재기 바이어스를 표시하고 있다. 게이트에 인가되는 전압은 이다. 이것은 접지점에 대한 게이트의 직류전압이다. VGS는 접지점에 대한 소오스 전압이기 때문에 이다 따라서 그리고 접지점에 대한 직류 드레인 전압은 이다.

참고자료

· 없음