논리설계 및 실험 12 레포트 (베릴로그 HDL 3)

소개

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목차

1. 실험 목적
2. 관련 이론
3. 실험 결과

본문내용

Chapter 1. 실험 목적
- FlipFlop을 설계 해보고 클락 분주(Clock Divider)을 구성해본다.
Chapter 2. 관련 이론
1. 실험 내용 및 Verilog HDL 코드
<F/F 설계>
: D F/F, SR F/F, T F/F을 Verilog로 설계해 보자
→ 실험에서 D F/F를 설계할 때 썼던 HDL은 다음과 같다.
module DFF (clk,d,q)
input clk,d;
output reg q;
initial begin
q<=1’b0
end
always@(posedge clk)begin
q=d;
end
endmodule
-> 상승 엣지를 다음과 같이 넣어준다.

참고자료

· 없음