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FPGA Board를 이용한 FSM 회로의 구현2025.12.201. JK 플립플롭 JK 플립플롭은 RS래치의 금지된 입력(RS='11')을 토글 기능으로 변환하여 동작하는 플립플롭이다. RS 플립플롭에 토글 기능을 결합한 형태로, 입력 JK가 00, 01, 10일 때는 RS 플립플롭과 동일하게 작동하며, JK=11일 때 출력 Q가 반전된다. 이는 디지털 회로 설계에서 상태 저장 및 제어 기능을 수행하는 기본 소자이다. 2. 카운터(Counter) 카운터는 특정 이벤트 발생 횟수를 저장하고 클럭 신호와 연동하여 작동하는 순차 회로이다. 업 카운터는 클럭의 상승 에지마다 개수가 증가하며, 임의의 ...2025.12.20
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FPGA 기반 Video Layers와 BRAM을 이용한 스프라이트 제어2025.12.121. 이미지 압축 및 색상 표현 방식 이미지 파일 압축은 Lossless와 Lossy 두 가지 방식으로 나뉜다. Lossless 압축은 PNG, GIF, BMP 등에서 사용되며 데이터 손실 없이 100% 복구 가능하여 고해상도 이미지에 적합하다. Lossy 압축은 JPEG, MP3 등에서 사용되며 파일 크기를 크게 줄일 수 있어 멀티미디어 데이터에 적합하다. 색상 표현 방식은 Direct Color(각 픽셀이 RGB 데이터를 직접 저장)와 Indexed Color(팔레트 인덱스 참조)로 구분되며, 각각 고품질 이미지와 저장 공간 절...2025.12.12
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FPGA를 활용한 스위치 인터페이스 실험 보고서2025.12.161. Verilog HDL 코딩 FPGA 설계를 위한 Verilog HDL 언어를 사용하여 스위치 인터페이스 회로를 구현하는 과정을 다룬다. NOT 게이트를 이용한 논리 연산, 4개 스위치 입력을 8비트로 확장하는 코드 수정, 그리고 주석을 통한 동작 상태 설명이 포함되어 있다. 각 단계별로 완성된 코드와 수정된 코드를 제시하며 실험의 진행 과정을 명확히 보여준다. 2. ModelSim 시뮬레이션 Verilog HDL로 작성된 코드의 동작을 검증하기 위해 ModelSim 시뮬레이션 도구를 활용한다. Testbench 코드를 작성하여...2025.12.16
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FPGA를 이용한 LED 및 FND 구동 실험 보고서2025.12.161. 클럭 분주기(Clock Divider) rcnt 레지스터 값을 검사하여 500 이상이면 0으로 리셋하고 clkout을 반전시키는 방식으로 구현. 테스트벤치를 통해 1MHz 입력 클럭을 1kHz로 분주하는 것을 확인. 한 사이클이 10^-3s로 측정되어 1kHz 출력 주파수 달성. 2. 4비트 카운터(4-bit Counter) 클락의 상승 엣지마다 1씩 증가하는 카운터 구현. 500ns 주기로 clk 신호를 반전시키는 테스트벤치 작성. 웨이브폼 분석 결과 클락 입력마다 정확히 1씩 증가하는 4비트 카운터 동작 확인. 3. 7세그...2025.12.16
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Verilog HDL을 이용한 AND Gate 설계 및 FPGA 구현2025.11.121. Verilog HDL Verilog HDL은 FPGA나 집적회로 등의 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어로, IEEE 1364로 표준화되어 있습니다. 회로 설계, 검증, 구현 등의 용도로 사용 가능하며, 회로도 작성 대신 언어적 형태로 전자회로의 기능을 구성합니다. Module 단위로 설계되며, Synthesis 부분과 Test bench로 구성되어 있습니다. 2. HDL 설계 레벨 HDL 설계는 세 가지 레벨로 구분됩니다. Behavioral level은 진리표와 같이 case를 이용하여 회로의 동작을 정확하...2025.11.12
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FPGA를 활용한 스위치 인터페이스 설계2025.12.161. 스위치 채터링 및 디바운싱 스위치를 누르거나 뗄 때 접점이 여러 번 붙었다 떨어지는 채터링 현상이 발생한다. 이는 스위치 상태 전환 시 짧은 순간에만 발생하며, 디바운싱 회로를 통해 특정 시간 동안 입력을 무시하도록 설계하여 제거할 수 있다. 이 방법으로 채터링으로 인한 변화를 무시하고 안정적인 신호를 유지할 수 있다. 2. 엣지 검출 및 Verilog 구현 엣지 검출은 신호의 상승 엣지와 하강 엣지를 감지하는 기술이다. Verilog에서 두 개의 레지스터를 사용하여 신호를 지연시키고, 현재 값과 이전 값을 비교하여 PosEd...2025.12.16
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FPGA를 이용한 LED 및 FND 구동 실습2025.12.161. 채터링(Chattering) 현상 디지털 신호의 edge에서 발생하는 떨림 현상으로, positive edge와 negative edge에서 값이 변할 때(1→0, 0→1) 약간의 떨림 후 완전한 값으로 안정화된다. 주로 손으로 스위치를 누르는 등의 물리적 버튼 입력에서 자주 발생하며, 이는 기계적 접점의 불완전한 접촉으로 인해 발생하는 현상이다. 2. 에지 검출 회로(Edge Detection Circuit) 과거와 현재의 상태를 비교하여 발생한 차이를 감지하는 회로로, 1→0 또는 0→1의 edge를 감지한다. 이를 통해 ...2025.12.16
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FPGA 기반 HDMI 인터페이스 구현 및 LCD 디스플레이 제어2025.12.121. HDMI 인터페이스 및 신호 처리 HDMI는 고해상도 영상과 오디오 데이터를 압축 없이 전송하는 디지털 인터페이스입니다. HDMI 포트는 19개의 핀으로 구성되며, 핀 1-12는 TMDS 데이터(RGB 및 클록), 핀 13-14는 CEC와 HEAC, 핀 15-16은 DDC 데이터, 핀 17-18은 전원, 핀 19는 핫플러그 감지를 담당합니다. HDMI 인터페이스는 송신부, 전송 채널, 수신부로 구성되며, PYNQ-Z2 보드는 HDMI 소스 역할을 하고 LCD는 싱크 역할을 합니다. 2. TMDS 인코더 및 직렬화 TMDS는 8...2025.12.12
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고온 칩 로드맵: CPU, FPGA, ASIC 기술 분석2025.12.211. 고온 반도체 기술 150°C에서 350°C 이상의 초고온 환경에서 동작 가능한 CPU, FPGA, ASIC 기술의 현황과 개발 동향을 분석한다. SiBCN, SiAlBN, SiYBN 기반의 SiC MOSCAP 구조가 초고온 환경에서 비휘발성 데이터 저장의 핵심 후보로 평가된다. 석유/가스 시추, 우주 탐사, 항공 엔진, 원자로 모니터링 등 극한 환경에서의 전자 시스템 수요가 증가하고 있다. 2. 초고온 동작의 기술적 과제 일반 CPU/FPGA는 90~150°C에서 손상 위험이 발생한다. 초고온 환경에서는 누설전류 급증, 산화막...2025.12.21
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시프트 레지스터 카운터 FPGA 구현 예비레포트2025.12.201. Verilog HDL IEEE 1364로 표준화된 베릴로그는 전자 회로 및 시스템 설계에 사용되는 하드웨어 기술 언어입니다. C 언어와 유사한 문법을 가지고 있으며 'if', 'while' 등의 제어 구조를 지원합니다. 다만 블록 구분에 Begin과 End를 사용하고 시간 개념이 포함되어 있어 일반 프로그래밍 언어와 차이가 있습니다. 회로 설계, 검증, 구현 등 다양한 용도로 활용됩니다. 2. Module과 Instance 베릴로그 module은 HDL의 기본 기술 단위로, 프로그래밍 언어의 함수처럼 재사용 가능한 코드 조각입...2025.12.20
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