[논리회로설계실험] 1bit full adder & 4bit full adder (logic gate 구현)(성균관대)

소개

사용 언어 : verilog HDL, 사용툴 : modelsim

목차

I. 실험 목표 및 내용
II. 코드 설명
III. 실험 결과 및 분석
IV. 결과 고찰

본문내용

가장 먼저 full adder의 기능에 대해 알 수 있었다. Full adder는 가산기로 입력된 값의 합을 이진수로 표현하고 남는 값은 C를 통해 내보내는 기능을 하는데, 위의 과정에서 직접 2진수를 입력 받고 오버플로우가 발생하여 C값에 1이 생기거나 오버플로우가 발생하지 않고 sum에만 1이 있는 경우를 확인해 보았다. 1bit에서는 Full adder로 입력 값인 A, B, Cin을 받고 (이 때, Cin은 남는 값을 내보내는 기능을 한다)합은 Sum으로 내보내는 단일 연산을 하였다.
4bit에서는 1bit full adder를 모듈화하여 병렬로 4개 연결한 후 새로운 A[n], B[n]의 값을 입력 받고 이전의 full adder연산에서 남은 Cin의 연산을 통해 최종적으로 값을 도출하는 연산을 진행하였다. 특히 full adder를 병렬로 연결할 시, 4-bit 뿐만 아니라 여러 개의 Full adder를 연결함으로써, half adder와 달리 모든 비트수에 대해 사용 가능하다는 것을 알 수 있다.
이번 실험에서는 1-bit full adder의 경우 dataflow, gatelevel로 구현하였다. 역시 full adder하나만으로 진행하는 단일 연산이라 Boolean expression으로 표현하기에는 dataflow 형식이 직관적이고 한 눈에 보기 쉬웠다. 4-bit full adder의 경우 gatelevel로 구현하였는데, 앞의 값에서 연속적으로 이어 진행하는 연산이다보니 비교적 gatelevel로 구현하는 것이 다른 형식에 비해 직관적이고 코드를 짜기에 알맞았다. 특히 1-bit full adder 모듈을 반복적으로 이용하여 구조를 가시적으로 파악할 수 있었고, 해당 모듈에서 발생한 오류를 한 눈에 찾기가 편리했다.

참고자료

· 없음