[서울시립대] 전자전기컴퓨터설계실험2 / Lab07(결과) / 2021년도(대면) / A+

소개

2021년도 2학기에 진행한 전자전기컴퓨터설계실험2 Lab-07 Sequential Logic 2 결과레포트입니다. (최종 A+)

simul만 진행한 19~20년도와 달리 ★대면★으로 진행했기에 각 실험 별 아래 5가지 내용 모두 포함되어 있습니다.
1. Souce code
2. Testbench code
3. UCF file (핀 할당)
4. Simulation 결과 사진
5. 장비 동작 사진

목차

1. Introduction
2. Materials and Methods
3. Result
4. Discussion
5. Conclusion
6. Reference

본문내용

4. Discussion
- [실습 0]의 로직에서 그냥 in을 사용하면 clock 수에 맞춰서, 예를 들어 1kHz라고 하면 1을 1초 동안만 인가해주어도 1이 1000번씩이나 입력되게 된다. 따라서 한 번만 입력한 것으로 인식이 되도록 in_syn 신호를 생성해주었다. 이후의 [실습 1], [응용과제]의 Moore/Mealy machine을 디자인할 때, 입력을 Button SW를 사용하기 위하여 비동기적(asynchoronous)인 버튼 입력(in)으로부터 한 클럭 동안의 synchronized된 신호(in_syn) 생성이 필요한데 이 때 [실습 0]의 로직을 활용해 주었다. 따라서 Button SW로부터 입력신호 in이 들어올 때 clock의 negative edge에서 시작하여 한 클럭 주기동안 생성되는 in-syn 신호 생성이 가능하다(negedge에 맞추는 이유는 다른 블록에서 posedge에 사용할 수 있도록 생성하기 위함이다).
- [실습 1]의 Moore/Mealy machine에 대한 디자인 로직은 해당 Result of this lab 파트에서 라인별로 분류하여 상세하게 설명해두었다. (상태천이도 포함)
- [실습 1]의 a. Moore machine의 장비 동작 확인 과정에서 처음 reset버튼을 누르면 LED9가 켜졌다 꺼진 뒤 LED10이 켜지는 것을 확인할 수 있다. 이는 state_0에서 state_1로 넘어가는 과정을 나타낸다. 이후 BUS SW8을 위로 올려주면 LED10이 꺼진 후 LED11이 켜졌다 꺼지고 LED1과 LED12가 동시에 켜졌다 꺼진 뒤 LED10이 켜지는 것을 확인할 수 있다. 이는 state_1에서 state_2로, state2에서 state_3(이때 out=1)으로, state_3에서 state_1로 넘어가는 과정을 나타낸다. 이는 이론적인 상태천이도 및 simulation 결과와 일치한다.
- [실습 1]의 b. Mealy machine의 장비 동작 확인 과정에서 처음 reset버튼을 누르면 LED9가 켜졌다 꺼진 뒤 LED10이 켜지는 것을 확인할 수 있다.

참고자료

· 서울시립대학교 전자전기컴퓨터설계실험2 실험 교안
· M.Morris Mano, Michael D. Ciletti. Digital Design with an Introduction to the Verilog HDL.
· 한빛미디어. IT CookBook, 디지털 논리회로. 조합논리회로.
· ㈜한백전자. HBE-COMBO II – SE Verilog HDL 실습 Verilog HDL 문법