[서울시립대] 전자전기컴퓨터설계실험2 / Lab06(결과) / 2021년도(대면) / A+

소개

2021년도 2학기에 진행한 전자전기컴퓨터설계실험2 Lab-06 Sequential Logic 1 결과레포트입니다. (최종 A+)

simul만 진행한 19~20년도와 달리 ★대면★으로 진행했기에 각 실험 별 아래 5가지 내용 모두 포함되어 있습니다.
1. Souce code
2. Testbench code
3. UCF file (핀 할당)
4. Simulation 결과 사진
5. 장비 동작 사진

목차

1. Introduction
2. Materials and Methods
3. Result
4. Discussion
5. Conclusion
6. Reference

본문내용

4. Discussion
- [실습 2]의 로직에서는 ‘=’기호를 사용했으므로 blocking 할당문이다. 따라서 현재 할당문의 실행이 완료된 이후에 그 다음의 할당문이 실행되는 순차적 흐름을 가진다. 그러므로 clock을 줄 때마다 데이터가 들어가서 병렬로 데이터가 저장 및 전송 되었던 [실습 1]과는 달리 데이터를 넣어주면 동시에 LED 두 줄에 모두 빛이 바로 들어오게 된다. [실습 2]에서는 이후에 또 다른 값을 data_in에 입력해주어도 이 전의 값은 두 번째 줄에 저장/전송 되어지지 않고 새로운 값이 두 줄에 모두 새롭게 나타나게 된다. 예를 들어 1101을 입력후 0110을 입력해주면 새로운 출력값인 0110이 첫번째 줄과 두번째 줄 LED에 모두 새롭게 표기되고(LED 2, 3, 10, 11 ON) 이전의 1100 데이터는 어디서도 찾아볼 수 없다.
- [실습 3]의 로직에서는 ‘<=’기호를 사용했으므로 non-blocking 할당문이다. 따라서 나열된 할당문들이 순차적 흐름에 대한 blocking 없이 정해진 할당 스케줄(assignment scheduling)에 의해 값이 할당된다. 따라서 [실습 2]와는 달리 [실습 1]처럼 clock을 줄 때마다 데이터가 들어가서 병렬로 데이터가 저장 및 전송된다. 예를 들어 1100을 입력후 0110을 입력해주면 새로운 출력값인 0110이 첫번째 줄 LED에 표기되고(LED 2, 3 ON) 이전의 출력값인 1101은 두번째 줄 LED에 전송되어 표기된다(LED 9, 10 ON).
- [실습 4]와 [실습 5]의 logic에서 Clock 신호마다 한비트씩 데이터를 이동해 주었다. 입력은 data_in으로 받아 q[3]에 저장해주었으며, 입력은 한쪽에서만 들어오는 방식이다. Clock을 한 번 줄 때마다 입력은 serial하게 나오고 출력은 parallel하게 나오는 방식이다. Reset을 누르면 한번에 모두 초기상태로 돌아간다.

참고자료

· 서울시립대학교 전자전기컴퓨터설계실험2 실험 교안
· 차재복(2019). 정보통신기술용어해설 Latch.
· FALiNUX Forum. About Latch.
· M.Morris Mano, Michael D. Ciletti. Digital Design with an Introduction to the Verilog HDL.
· 한빛미디어. IT CookBook, 디지털 논리회로. 조합논리회로.
· ㈜한백전자. HBE-COMBO II – SE Verilog HDL 실습 Verilog HDL 문법