시립대_전전설2_Velilog_예비리포트_7주차

소개

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목차

1. 실험 목적
2. 배경 이론
3. 실험 코드 분석
4. 참고 문헌

본문내용

1. 실험 목적
이번 실험은 저번 시간에 이어 순차회로 (Sequential Logic Design) 를 설계해 보는 실험이고 그 중에서도 순차회로의 상태를 변화시키는 방법 중 하나인 Finite State Machine을 설계해 보는 실험이다. FSM중 Moore Machine, Mealy Machine을 설계해보고 그를 이용해 Counter, Converter 등을 설계해 보는 것이 이번 실험의 목적이다.

2. 배경 이론
(1) Moore Machine / Mealy Machine
외부 입력과 시스템 클럭에 의해 State(상태) 가 바뀌게 되고, State에 의존되어 출력값이 결정되는 것을 State Machine라고 한다. State의 종류에는 Moore Machine과 Mealy Machine이 있다. 이 두가지의 Machine을 비교해보면 다음과 같다.

특징
Mealy Machine
1.현재 상태와 입력 조건에 의해서 State도 변경되고, 출력 데이터도 생성됨.
Moore Machine
1. 현재의 상태에 의해 출력이 결정되는 스테이트 머신
2. 데이터의 입력은 State를 바꾸는 데에만 사용되고, 결과에 영향을 미치지 않는다
3. 결과는 State에 의해서 결정된다.

State Table
Mealy Machine
Moore Machine

Present State과 x(Input) 을 Input으로 생각하면 되고, Next State와 Output을 Output으로 생각해주면 된다.

과정 (알고리즘)

Mealy Machine
Moore Machine

Mealy Machine
Moore Machine

(2) UpCounter
업 카운터(UpCounter) = 계수기에 의해서 카운터 수를 증가해가는 회로 (NAVER 지식백과)
UpCounter란 위의 사전적 의미에서도 알 수 있듯이 수를 1씩 더해서 세주는 회로를 말한다. 가령 0000에서 시작했다면 클럭이 한 주기 진행될 때 마다 0001, 0010, 0011,… 과 같이 증가하게 된다.그리고 끝까지 Counting을 한 후에는 다시 처음으로 돌아가서 Count를 하게 된다.

참고자료

· 없음