[코드 복사가능, 학점A+] 전전설2 10.Term Project - 예비+결과+발표자료+성적인증 (서울시립대)

소개

★주의: 코로나 단계 격상으로 인하여 최종 검증을 할 수 없었던 코드입니다! 하지만 타이머를 올리고 내리거나 정지/재개 등의 중간 검증은 성공적이었으므로 많이 손볼 일은 절대 없습니다.
★미리보기에는 발표용 PPT만 나와서 8페이지라고 되어 있으나, 분량 제한에 맞는 예레 9페이지 + 결레 15페이지 짜리도 압축파일 안에 같이 있습니다!! 발표자료에 잘 나타나 있는 전체적인 구조만 참조하셔도 반드시 도움이 많이 되실 겁니다. 감사합니다.

☆ 1주차는 예레 + 결레 + 성적인증(와이즈+성적증명서) 세트가 무료입니다! A+ 성적표와 제 리포트 스타일 보시고 구매 결정하세요!

모든 코드가 컬러까지 맞춘 텍스트로 들어가 있어서 읽기도 편하고 바로 복사할 수도 있어요!
마지막 프젝 때 코로나 단계가 격상되기 전까지 대면 실습 가서 코드 검증하고 다시 집에 와서 보고서 수정했으니 정상 작동 무조건 보장할 수 있습니다~~

저는 20년도 2학기 ㄱㅅㅎ 교수님 분반에서 학점 A+ 받았어요.
솔직히 중간기말 지필로 성적이 갈린다는 얘기가 많아서 학점을 가지고 잘 쓴 레포트라고 말하긴 어렵지만 제 레포트는 장담컨대 제 성적을 올려주는 쪽이었을 겁니다. 빈말이 아니라 20년 1학기 전전설1에서 분반 내 유일하게 모든 주차 레포트 만점, 21년 1학기 전전설3에서 ㅂㄱㅎ 교수님 피드백에서 전체 2등 받았었으니 레포트는 자신 있습니다. 제 판매자스토어 들어오시면 무료로 성적인증 다운로드해서 확인 가능해요! 화학레포트 만점 썰도 들으실 수 있어요 ㅋㅋㅋ
ㄱㅅㅎ 교수님이 수업시간에 한명한명 잘 가르쳐주시긴 하지만 1주차 TTL 전선 배열 잘 했다는 거 와에는 보고서 피드백이 없어서 저도 말씀드릴 게 없네요...

교안은 ㅇㅅㅎ 교수님 분반과 ㅇㅇㅁ 교수님 분반에서 추가된 과제가 있었다고 들었으나 기본적으로 전체 분반에서 똑같습니다. 혹시라도 같은 내용의 교안인지 확신이 잘 안 드신다면 문의 남겨주시면 확인 도와드릴게요!

목차

Ⅰ. [전전설II] 10주차 예비 - Term Project
1. 실험 목적
2. 실험 목표
3. Module Hierarchy
4. Expected Results
5. 실험 내용
6. 참고 문헌

Ⅱ. [전전설II] 13주차 결과 - Term Project
1. 실험 목적
2. Module hierarchy
3. 실습 결과
4. 토의
5. 참고 문헌

Ⅲ. [전전설II] 13주차 결과 - Term Project PPT
1. Instruction
2. Presentation order
1) TOP MODULE
2) SUB MODULE - core
3) SUB MODULE - bottom

Ⅳ. 성적표 인증-전전설2-WISE

Ⅴ. 성적표 인증-전전설2-성적증명서

본문내용

실험 목적
1. Design a digital clock displayed on LCD in Verilog HDL.
2. Improve your design skills by implementing various additional features on it.

실험 목표
Obligatory
1. 시분초, 시간조정
2. Bus SW를 이용해 시간 조절 모드 선택
3. 조정 버튼을 누를 때마다 숫자가 up count.
4. 시간 reset, stop 기능
Optional
List of all functions, Alarm & melody, Stopwatch, Timer, World clock, etc…

<중 략>

토의
Challenges & solutions
1. LCD가 작동하지 않았다. 아무런 문자도 뜨지 않았다.
Data의 문제인지, LCD 출력부의 문제인지 확인하기 위하여 임의의 고정된 문자 ‘testttt…’를 출력하도록 했으나 동일했다. 따라서 LCD 출력부의 문제임을 확인하였다.
그리고 잘못된 부분을 찾기 위하여 이전 실험에서 사용했던 LCD 출력 code와 일일이 대조하였다. 그 결과, line1 & line2를 출력하는 데에 할당된 시간을 늘리고 clk 1Hz에 연결된 것을 clk 1kHz로 변경함으로써 문제를 해결하였다. 해결한 결과는 다음과 같다.

2. 시간이 00:00:00에서 더 이상 올라가지 않았다.
시간을 계산하는 내부 모듈의 문제인지 확인하기 위하여 PM 01:01:01의 고정된 시간을 출력시켜보았다. 그럼에도 불구하고 출력이 동일하므로 LCD로 현재 시간 값을 전달하는 데에 문제가 있음을 발견하였다.
따라서 CLOCK 모듈에서 LCD 모듈까지의 시간 값 전달 과정을 점검하였다. 그 결과, CLOCK을 enable하는 input의 값을 더 이상 사용하지 않는 reg에서 받아오고 있는 것을 발견하였다. 따라서 올바른 위치인 Bus SW에서 값을 받아오도록 수정하였고, Bus SW를 이용해 고정된 시간 값을 출력하도록 enable할 수 있었다. 해결한 결과는 다음과 같다.

참고자료

· 김재철, 『ISE를 이용한 Verilog HDL 및 FPGA 실습 (5/e)』, 홍릉과학출판사, 2006년 8월.
· 『time zone converter』, <https://www.timeanddate.com/time/map/#!cities=44>, (Nov 29, 2020).