[검증된 코드 & 복사가능, 학점A+] 전전설2 3.Basic Gates - 예비+결과+성적인증 (서울시립대)

소개

☆ 1주차는 예레 + 결레 + 성적인증(와이즈+성적증명서) 세트가 무료입니다! A+ 성적표와 제 리포트 스타일 보시고 구매 결정하세요!

모든 코드가 컬러까지 맞춘 텍스트로 들어가 있어서 읽기도 편하고 바로 복사할 수도 있어요!
마지막 프젝 때 코로나 단계가 격상되기 전까지 대면 실습 가서 코드 검증하고 다시 집에 와서 보고서 수정했으니 정상 작동 무조건 보장할 수 있습니다~~

저는 20년도 2학기 ㄱㅅㅎ 교수님 분반에서 학점 A+ 받았어요.
솔직히 중간기말 지필로 성적이 갈린다는 얘기가 많아서 학점을 가지고 잘 쓴 레포트라고 말하긴 어렵지만 제 레포트는 장담컨대 제 성적을 올려주는 쪽이었을 겁니다. 빈말이 아니라 20년 1학기 전전설1에서 분반 내 유일하게 모든 주차 레포트 만점, 21년 1학기 전전설3에서 ㅂㄱㅎ 교수님 피드백에서 전체 2등 받았었으니 레포트는 자신 있습니다. 제 판매자스토어 들어오시면 무료로 성적인증 다운로드해서 확인 가능해요! 화학레포트 만점 썰도 들으실 수 있어요 ㅋㅋㅋ
ㄱㅅㅎ 교수님이 수업시간에 한명한명 잘 가르쳐주시긴 하지만 1주차 TTL 전선 배열 잘 했다는 거 와에는 보고서 피드백이 없어서 저도 말씀드릴 게 없네요...

교안은 ㅇㅅㅎ 교수님 분반과 ㅇㅇㅁ 교수님 분반에서 추가된 과제가 있었다고 들었으나 기본적으로 전체 분반에서 똑같습니다. 혹시라도 같은 내용의 교안인지 확신이 잘 안 드신다면 문의 남겨주시면 확인 도와드릴게요!

목차

1. [전전설II] 3주차 예비 - Basic Gates
2. [전전설II] 3주차_결과 - Basic Gates
3. 성적표 인증-전전설2-WISE
4. 성적표 인증-전전설2-성적증명서

본문내용

실험 내용
1. Equipment
HBE-Combo-II-SE
ISE Project Navigator (Xilinx)
2. Processes
Add a new source for implementation: ‘Verilog Module’.
Program the module and Synthesize-XST.
Add a new source for simulation: ‘Verilog Test Fixture’.
Modify the inputs of the test bench.
Run ‘Simulate Behavioral Model’.
Add a new source for pin allocation: ‘Implement Configuration File’.

<중 략>

참고자료

· Deepak Kumar Tala, 「Wire, and Reg in Verilog」, 『ASIC WORLD Directory』, <http://www.asic-world.com/tidbits/wire_reg.html> (Sep 20, 2020).
· Cadence Design Systems,「Verilog Types, and Constants」, 『Compact Summary of Verilog 2001』, <https://www.csee.umbc.edu/portal/help/VHDL/verilog/types.html#net> (Sep 20, 2020).
· Robert Prew, 「Digilent BLOG」, 『Battle Over the FPGA: VHDL vs Verilog! Who is the True Champ?』, <https://blog.digilentinc.com/battle-over-the-fpga-vhdl-vs-verilog-who-is-the-true-champ/> (Sep 21, 2020).