Full adder VHDL 실습보고서(전가산기)

소개

4bit 전가산기를 VHDL로 구현한 실습 보고서 입니다

VHDL 코드와 테스트벤치가 첨부되어 있습니다.

목차

1.목적(Purpose)

2. 배경이론(Background)
1) Full adder (전가산기)
2) 4bit Full Adder(4비트 전가산기)
3) 1’s complement(1의 보수)
4) 2’s complement(2의 보수)
5) 4bit Adder/Subtractor(4비트 가/감산기)
6) Reference및 확장방향

3. Source & Results
1) VHDL Source
2) Test bench source
3) Result wave

4. Result analysis

5. Discussion

본문내용

1.목적(Purpose)
이번실습에서는 4 bit Full adder(4비트 전가산기)와 Subtractor(감산기)를 직접 VHDL코딩을 통해 구현하는 실습이다. 이론으로만 알고 있었던, 논리회로들을 직접 코딩을 통해 실제 값을 산출하여, 나오는 파동(wave)을 관찰하고, 값들이 잘 나오는지, 오류는 없는지를 확인한다. 추가적으로, 감산기를 구현하는 상황에서는, 2’s complement(2의 보수)방법을 이용하여 2진수의 부호를 조정해주는 방법을 통해 뻴셈을 구현하는 알고리즘에 관해서도 알아본다.

2. 배경이론(Background)
1)Full adder (전가산기)
1비트의 2진수를 3개 더하는 논리회로이며, 2개의 값을 직접 입력 받고, 나머지 한 개는 Carry in/out의 값으로, 10진수에서 자리올림을 하듯이, 2진수에서 1+1은 그 다음자리로 1을 올려주게 되는데..

<중 략>

Truth table을 토대로, 논리식을 구성해본다. Sum의 경우, x, y, carryin(ci) 중 1이 1개나 3개가 1이어야 1이 나오고 그외에는 0으로 구성된다. 위 table에서 Sum이 1이 되는 4가지 경우를 논리식으로 나타내어 정리하면
S = x’y’ci + x’yci’ + xy’ci’+xyci = x’(y’ci+yci’)+x(y’ci’+yci) = x’(y ⊕ ci) + x(y ⊕ ci)’ = x ⊕ (y ⊕ ci)
= x ⊕ y ⊕ ci = x xor y xor ci
마찬가지 방법으로 Carry out(co)도 나타내면
Co = x’yci + xy’ci + xyci’ + xyci = ci(x’y+xy’)+xy(ci’+ci) = ci(x⊕y) +xy 로 구성된다. 식으로는 이렇게 되지만, 다른 방법으로 생각해보면, Co가 x, y, ci중 1이 2개 이상일 때, 1이 되므로 (x and y) or (x and ci) or (y and ci)로 나타낼 수 있다.

참고자료

· 없음