[A+]전전컴실험I_Lab07 Post 연산증폭기의 응용

*범*
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최초 등록일
2017.11.24
최종 저작일
2017.05
27페이지/워드파일 MS 워드
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목차

1. Introduction (실험에대한소개)
가. Purpose of this Lab
나. Essential Backgrounds (Required theory) for this Lab

2. Materials & Methods (실험장비및재료와실험방법)
가. 실험을통해구하고자하는데이터와이를획득하기위한실험순서

3. Results of this Lab (실험결과)
가. Results of Lab

4. Discussion (토론)
가. Discussion

5. Conclusion (결론)
가. Summarize experiment contents & purpose of this Lab
나. Studies from this Lab

6. Reference (참고문헌)

본문내용

Op-Amp, 즉 연산증폭기의 특징들을 다시 공부하여 다양한 회로를 구성한다. 단순히 이론과 같지 않은 Op-Amp의 회로구성에 있어서 어떻게 입, 출력을 설정할 것인지 공부한다. 또한 그 동안 배운 다양한 이론들로 실험결과 값이 올바른지 확인한다.

1. Introduction (실험에대한소개)
가. Purpose of this Lab
연산증폭기(OP amp)에 대하여 학습한다.

나. Essential Backgrounds (Required theory) for this Lab

연산증폭기(OP amp : Operational Amplifier)란 덧셈, 곱셈, 뺄셈, 나눗셈의 수 학적인 연산의 기능을 수행할 수 있도록 만들어진 고 이득 직렬증폭기로, 신 호처리, 컴퓨터, 통신, 신호발생장치 및 측정장치 등 다양한 종류의 전자 회로 에서 중요한 구성 요소(building block)로 사용되고 있다.

연산증폭기의 회로 표현은 아래 그림으로 나타내며, 각 기호의 의미는 다음과 같다.

V+ : 비반전(non inverting) 입력 단자 입력신호와 출력신호가 동일 위상을 갖는다.
V- : 반전(inverting) 입력 단자 입력신호와 출력신호가 반전 위상(1800 위상차)을 갖는다.
Vout: 출력 단자
Vs+: 양의 전원 공급 단자
Vs-: 음의 전원 공급 단자

이상적인 연산증폭기는
(1) 개방루프 이득 (open-loop gain) : ∞
(2) 대역폭 (bandwidth) : ∞
(3) 슬루율 (slew rate)2) : ∞
(4) 공통모드 제거비 (CMRR(Common-Mode Rejection Ratio))3) : ∞
(5) 입력 임피던스 (input impedance) : ∞
(6) 입력 전류 (input current) : 0
(7) 입력 오프셋 전압 (input offset voltage) : 0
(8) 출력 임피던스 (output impedance) : 0

이상적인 연산증폭기의 전압이득이 무한대이기에, 증폭기 입력단자간의 전압 은 영(zero)이 되며 이는 단락(virtual short)을 의미한다.

참고 자료

http://blog.naver.com/wjdguddnr00/20009078074
http://terms.naver.com/entry.nhn?docId=755947&cid=42341&categoryId=42341
http://electronicsdo.tistory.com/14
http://cafe.naver.com/touchstar/816
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