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전전설2 전전설3 전전설3 12주차

EasyAI “전전설레포트” 관련 자료

+전전설2 3주차 실험 결과레포트등록일 2021.11.30 | 총 11,860자 | 23페이지 | 1,000원
+시립대 전전설2 Velilog 결과리..등록일 2021.12.11 | 총 2,316자 | 9페이지 | 2,000원

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"전전설레포트" 검색결과 1-20 / 1,506건

전전설2 3주차 실험 결과레포트

으로 인해 설계 생산성이 향상되며 설계시간의 단축에 따른 설계비용이 감소한다는 장점도 있다. 현재 IEEE 표준인 동시에 미국 정부의 공인 HDL이고 전세계적으로 설계 및 설계정보 교환 ... . Fil는 사진이다.-LED가 작동했을 때(불이 켜졌을 때)실험 전 예측했던 대로 두 개의 스위치를 모두 눌렀을 때 LED에 불이 들어왔다. 밑에 첨부한 사진들은 실제로 AND 게이트 ... 회로를 만들어서 모든 스위치를 눌렀을 때의 LED의 상태를 보여주는 사진이다.나. Gate Primitive를 이용한 Two-input AND 케이트 설계실험 전 예측)만약

리포트 | 23페이지 | 1,000원 | 등록일 2021.11.30

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시립대 전전설2 Velilog 결과리포트 7주차

Verilog HDL 실습 8주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit

리포트 | 9페이지 | 2,000원 | 등록일 2021.12.11

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시립대 전전설2 Velilog 결과리포트 3주차

Verilog HDL 실습 3주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit

리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11

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시립대 전전설2 Velilog 결과리포트 6주차

에서 주의 해야 했었던 점은 - 응용과제를 하기 전 예비 레포트를 작성하면서 입력에 clk(클럭)을 처음으로 사용해봤었는데 always문의 조건으로 clk가 상승하는 것을 설정해줄 때 ... Verilog HDL 실습 6주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit

리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11

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시립대_전전설2_Velilog_예비리포트_7주차

Verilog HDL 실습 7주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date

리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11 | 수정일 2022.04.21

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시립대 전전설2 Velilog 예비리포트 3주차

시뮬레이션 결과4) 4bit Full Adder –4 1bit Full Adder (Behavioral Modeling)code시뮬레이션 결과참고 문헌전전설 교안 ... Verilog HDL 실습 3주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date ... 목록실험 목적배경 이론실험 장비실험 전 과제AND GATENAND GATE실험 전 응용 과제 preview1bit Full Adder –Gate Primitive Modeling1

리포트 | 9페이지 | 1,000원 | 등록일 2021.04.16

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시립대 전전설2 Velilog 예비리포트 8주차

Count With PIEZO1) 회로 코드, 핀 설정, 테스트 벤치2) 핀 번호 설정3) 시뮬레이션참고 문헌전전설 교안 ... Verilog HDL 실습 8주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date ... 목록실험 목적배경 이론실험 전 과제7segmentDynamic 7 SegmentPIEZO 3옥타브 ‘도’음 내기PIEZO PIANO74LS193A countersCount With

리포트 | 13페이지 | 1,000원 | 등록일 2021.04.16

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시립대 전전설2 Velilog 예비리포트 7주차

코드 분석(2) 핀 설정5. Mealy Machine for the Serial I/O code converter6.74LS193A counter참고 문헌전전설 교안 ... Verilog HDL 실습 7주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date

리포트 | 17페이지 | 1,000원 | 등록일 2021.04.16

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시립대 전전설2 Velilog 결과리포트 5주차

Behavioral 모델링에서 if문과 case문을 사용하여 각각의 조합논리회로를 설계해 보았다참고문헌-전전설 교안- Hyperlink "http://cms.kut.ac.kr/user ... Verilog HDL 실습 5주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit

리포트 | 16페이지 | 1,000원 | 등록일 2021.04.16

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시립대_전전설2_Velilog_예비리포트_1주치

TTL gates Lab on BreadboardMajor전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date목록실험 목적배경 이론실험 장비실험 방법예상 결과참고 문헌1. 실험 목적- 각각의 TT..

리포트 | 7페이지 | 1,000원 | 등록일 2021.04.16

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시립대 전전설2 Velilog 결과리포트 4주차

있는 계기가 되었다.참고문헌-전전설 교안- Hyperlink "http://cms.kut.ac.kr/user/yjjang/htm_lect/dsys11/M01_VerilogHDL ... Verilog HDL 실습 4주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit ... 는 방법이 같다.2) 연산회로 종류(1) 반가산기 : 두 개의 입력 비트(A, B)를 더하여 합(S)과 자리 올림 수(C)를 산출하는 논리 회로.(2) 전가산기 : 두 개의 입력

리포트 | 14페이지 | 1,000원 | 등록일 2021.04.16

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시립대 전전설2 Velilog 결과리포트 2주차

Velillog 2주차And 게이트와 HalfAdder 게이트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date목록실험 목적배경 이론실험 장비실험 결과결론 및 토의참고 문헌1. 실험 목..

리포트 | 9페이지 | 1,000원 | 등록일 2021.04.16

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시립대 전전설2 Velilog 예비리포트 4주차

Verilog HDL 미습 4주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date ... 목록실험 목적배경 이론실험 장비실험 전 과제반가산기,전가산기4비트 가산기XOR 게이트를 이용한 감산기4비트 감산기실험 전 응용 과제 preview1-bit Comparator4 ... 과 하는 방법이 같다.2) 연산회로 종류(1) 반가산기 : 두 개의 입력 비트(A, B)를 더하여 합(S)과 자리 올림 수(C)를 산출하는 논리 회로.(2) 전가산기 : 두 개

리포트 | 14페이지 | 1,000원 | 등록일 2021.04.16

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서울시립대 전전설2 결과레포트 2주차 A+

1. Design with TTL Gates서론실험 목적TTL 게이트를 이용해 디지털 설계를 해 본다. OR, 턖, AND 소자를 이용해 반가산기와 전가산기를 c ... 를 사용한다. 출력장치로는 LED를 사용하는데 반드시 극성에 맞게 연결하여야 한다.반가산기의 truth table과 원리는 다음과 같다. 논리도도 첨부하였다.전가산기의 경우는 아래

리포트 | 5페이지 | 1,000원 | 등록일 2021.07.22

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전전설3 / 2 ~ 16주차 예비 + 결과레포트 묶음

* Breadboard* Function generator* Oscilloscope* Resistors* Capacitors * Inductor – 3.3 mH실험 설명 Breadboard에 실제 회로를 구성한 후 함수발생기를 통해 입력신호를 인가하고 오실로스코프를 통..

리포트 | 4페이지 | 5,000원 | 등록일 2022.03.21 | 수정일 2025.04.26

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[2024 자료] 시립대 전전설I 2주차(1. 계측기) / 결과 레포트(post-report)

결과 레포트2주차 : 실험 1. 계측기━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━수강과목: 전자전기컴퓨터설계실험 I담당교수:학과:학번:이름:제출일:목차1 ... onsge)로 동작한다.※ 이상적인 정전압원 ※ 이상적인 정전류원 ※ 실제 DC전원공급기● 전원공급기 GPE-3323 사용 방법: 해당 제품은 3개의 독립적인 출력 채널을 가지고 있 ... ※ Chip inductor: chip resister과 동일, 단위는 μH2. 실험 장비 및 재료가. 실험 장비■ 멀티미터 34460A/34461A■ 전원공급기 GPE-3323

리포트 | 12페이지 | 1,000원 | 등록일 2024.09.07

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서울시립대 전전설2 Lab-07 예비리포트 (2020 최신)

전자전기컴퓨터설계실험Ⅱ예비리포트Lab-07 Sequential Logic 2작성일: 20.11.011. 실험목적Finite State Machine의 두 종류인 Moore ... 하는 timing을 예로 들어보자. 그 순간의 sync값은 한 클럭 전 clock이 falling할 때 sync값으로 in=0이 들어갔었으므로 sync값은 0이다. 따라서 falling

리포트 | 8페이지 | 1,500원 | 등록일 2021.09.10

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서울시립대 전전설2 Lab-08 예비리포트 (2020 최신)

전자전기컴퓨터설계실험Ⅱ예비리포트Lab-08 Peripherals작성일: 20.11.081. 실험목적verilog HDL 언어를 사용해 7-segment, piezo 등 주변 장치 ... 를 만들었지만 synthesize에 실패했다. 더 분석해서 코드를 수정하여 결과레포트에 수정된 코드를 정리하겠다.4. 실험 예상 결과lab 8에서는 combo box의 주변장치 ... 로 single FND에 표시하도록 하는 모듈을 만들었다. 시뮬레이션 결과 정상 작동했다, segment와 piezo를 같이 출력하는 코드를 실습 2에서 만들었다, 전에 학습

리포트 | 17페이지 | 1,500원 | 등록일 2021.09.10

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서울시립대 전전설2 Lab-03 결과리포트 (2020 최신)

전자전기컴퓨터설계실험Ⅱ결과리포트Lab-03 Basic Gates in Verilog작성일: 20.10.021. 실험목적Verilog HDL의 기본 사용법을 익히고 비트 단위 연산 ... 기에 전세계적인 설계정보 교환도 가능하다.Verilog 모듈의 형식은 아래와 같다.module은 module로 시작해서 endmodule 명령어로 끝난다. 명령어 및 선언은 항상 ... 신호 변화에 의해 할당값이 변하기 전까지는 그 값을 계속 저장하고 있다는 것이다.5. Verilog에서 for문, if문의 사용법에 대하여 조사하시오.for문은 반복문의 일종

리포트 | 19페이지 | 1,500원 | 등록일 2021.09.10

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서울시립대 전전설2 Lab-02 예비리포트 (2020 최신)

전자전기컴퓨터설계실험Ⅱ예비리포트Lab-02 Schematic Design with Logic Gates작성일: 20.09.131. 실험목적Xilinx ISE Design

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