"전전설결과레포트"의 검색결과 입니다.

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EasyAI “전전설결과레포트” 관련 자료

+전전설2 3주차 실험 결과레포트등록일 2021.11.30 | 총 11,860자 | 23페이지 | 1,000원
+시립대 전전설2 Velilog 결과리..등록일 2021.12.11 | 총 4,812자 | 14페이지 | 2,000원

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"전전설결과레포트" 검색결과 1-20 / 538건

전전설2 3주차 실험 결과레포트

수 있는 모든 경우의 수는 실험 가와 같다.실험 결과)실험 전 예측했던 대로 실험 가와 같았다.다. Behavioral modeling을 이용한 Two-input AND 케이트 ... 설계실험 전 예측)만약 Combo박스에 잘 연결되어 있고 ucf파일에 입출력 장치와 핀 번호 정보를 잘 입력했다면 장비가 동작해 LED에 불이 들어올 것이다. 실험결과를 시뮬레이션 ... 한 결과나 실험으로 인해 나올 수 있는 모든 경우의 수는 실험 가와 같다.실험 결과)실험 전 예측했던 대로 실험 가와 같았다.라. 3가지 방법으로 Two-input XOR 케이트

리포트 | 23페이지 | 1,000원 | 등록일 2021.11.30

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시립대 전전설2 Velilog 결과리포트 6주차

Verilog HDL 실습 6주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit ... 에서 주의 해야 했었던 점은 - 응용과제를 하기 전 예비 레포트를 작성하면서 입력에 clk(클럭)을 처음으로 사용해봤었는데 always문의 조건으로 clk가 상승하는 것을 설정해줄 때 ... date목록1. 실험 목적2. 배경 이론3. 결과4. 결론 및 고찰1. 실험 목적이번 실험은 저번시간에 했던 과는 다른 Sequential Logic Design (순차 조합회

리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11

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시립대 전전설2 Velilog 결과리포트 7주차

Verilog HDL 실습 8주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit ... date목록실험 목적배경 이론실험 장비시뮬레이션 결과와 실험결과 비교(1) Dynamic 7 Segment(2) PIEZO PIANO(3) Count With PIEZO결론 및 고찰실험 ... HBE-Combo Ⅱ-DLD실험 과제Dynamic 7 Segment(1) 로직 설계 및 컴파일 및 코드 분석(2) 핀 설정(3) 시뮬레이션(4) 결과값결과0123이 FND Array

리포트 | 9페이지 | 2,000원 | 등록일 2021.12.11

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시립대 전전설2 Velilog 결과리포트 3주차

Verilog HDL 실습 3주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit ... date목록1. 실험 목적2. 배경 이론3. 실험 장비4. 예상결과5. 시뮬레이션 결과와 실험 결과의 비교1) 1bit Full Adder ?Gate Primitive Modeling2 ... - 출력은 논리 입력의 곱과 같음5) NAND Gate- AND 게이트와 NOT 연산을 조합한 결과6) NOR Gate- OR 게이트와 NOT 연산을 조합한 결과3. 실험 장비1

리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11

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시립대 전전설2 Velilog 결과리포트 4주차

Verilog HDL 실습 4주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit ... 있는 계기가 되었다.참고문헌-전전설 교안- Hyperlink "http://cms.kut.ac.kr/user/yjjang/htm_lect/dsys11/M01_VerilogHDL ... date목록실험 목적배경 이론실험 장비시뮬레이션 결과와 실험 결과의 비교1Bit Subtractor4bit Subtractor1Bit Comparator4Bit Comparator코드

리포트 | 14페이지 | 1,000원 | 등록일 2021.04.16

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시립대 전전설2 Velilog 결과리포트 2주차

NumberNamesubmit date목록실험 목적배경 이론실험 장비실험 결과결론 및 토의참고 문헌1. 실험 목적- Xilinx ISE 프로그램을 이용하여 논리회로 게이트를 프로그래밍 해본다.2 ... (Impact)4) Isim Simulator(1) Behavioral Simulation- 디바이스 고려 없이 설계한 Design File의 기능만으로 검증하는 시뮬레이션- 결과 ... 파형에 delay time의 요소가 없다(2) Timing Simulation- 위의 Behavioral Simulation의 결과에 하드웨어적인 요소가 반영된 시뮬레이션

리포트 | 9페이지 | 1,000원 | 등록일 2021.04.16

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시립대 전전설2 Velilog 결과리포트 5주차

Verilog HDL 실습 5주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit ... Behavioral 모델링에서 if문과 case문을 사용하여 각각의 조합논리회로를 설계해 보았다참고문헌-전전설 교안- Hyperlink "http://cms.kut.ac.kr/user ... date목록실험 목적배경 이론실험 장비시뮬레이션 결과와 실험 결과의 비교38Decoder4:1MuxBCD to Excess3 Converter4:1Mux gate model코드 분석 및

리포트 | 16페이지 | 1,000원 | 등록일 2021.04.16

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전전설3 / 2 ~ 16주차 예비 + 결과레포트 묶음

* Breadboard* Function generator* Oscilloscope* Resistors* Capacitors * Inductor – 3.3 mH실험 설명 Breadboard에 실제 회로를 구성한 후 함수발생기를 통해 입력신호를 인가하고 오실로스코프를 통..

리포트 | 4페이지 | 5,000원 | 등록일 2022.03.21 | 수정일 2025.04.26

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서울시립대 전전설2 결과레포트 2주차 A+

1. Design with TTL Gates서론실험 목적TTL 게이트를 이용해 디지털 설계를 해 본다. OR, 턖, AND 소자를 이용해 반가산기와 전가산기를 c ... 를 사용한다. 출력장치로는 LED를 사용하는데 반드시 극성에 맞게 연결하여야 한다.반가산기의 truth table과 원리는 다음과 같다. 논리도도 첨부하였다.전가산기의 경우는 아래 ... 와 같다.실험 결과 및 분석측정 결과Combo box 동작 확인전원 on스위치스위치 on 출력 1스위치 off 출력 0OR gate(7432)입력 01 출력 1입력 10 출력 1입력

리포트 | 5페이지 | 1,000원 | 등록일 2021.07.22

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서울시립대 전전설2 Lab-04 결과리포트 (2020 최신)

전자전기컴퓨터설계실험Ⅱ결과리포트Lab-04 Combinational Logic-1작성일: 20.10.101. 실험목적Verilog HDL을 사용해 비교기 등 ... 아래 만든 half_adder.v 파일- 테스트벤치 파일- 시뮬레이션 결과-- half_adder.ucf 파일[실습 2] module instantiation 방식을 통한 full ... - module instantiation방식을 통해 만든 Full_adder.v 파일- 테스트벤치 파일- 시뮬레이션 결과- ucf 파일[실습 3] behavioral modeling을 통한

리포트 | 15페이지 | 1,500원 | 등록일 2021.09.10

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서울시립대 전전설2 Lab-06 결과리포트 (2020 최신)

전자전기컴퓨터설계실험Ⅱ결과리포트Lab-06 Sequential Logic 1작성일: 20.11.011. 실험목적Flip-flop, register, SIPO, counter 등

리포트 | 21페이지 | 1,500원 | 등록일 2021.09.10

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서울시립대 전전설2 Lab-02 결과리포트 (2020 최신)

전자전기컴퓨터설계실험Ⅱ결과리포트Lab-02 Schematic Design with Logic Gates작성일: 20.09.191. 실험목적Xilinx ISE Design ... 활용설명서 부록을 참고한 결과 Button SW1을 사용하려면 63번, LED1은 191번에 연결해야 한다.- 4-bit ripple carry full adder의 구조에 대하 ... 이 생성adder schematic 디자인 abCinLED1 (Cout)LED9 (Sum)000*************1111대표적인 입력의 예를 결과들을 첨부했다. 세 입력값이 모두

리포트 | 15페이지 | 1,500원 | 등록일 2021.09.10

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서울시립대 전전설2 Lab-01 결과리포트 (2020 최신)

전자전기컴퓨터설계실험Ⅱ결과리포트Lab-01 Design with TTL gates작성일: 20.09.131. 실험목적디지털 설계의 장점과 TTL gate의 특성을 이해하고 OR ... 에 아래와 같이 반가산기 회로를 구현한다.6. [응용과제] 전가산기 회로를 구현하고 Dip 스위치와 LED를 통해 Input에 따른 Output 결과를 확인한다.- 입력 : A, B ... 했고 Carry에 해당하는 Green LED는 AND gate와 연결했으며 실험 결과 반가산기의 진리표와 일치했다.[실습 4] 전가산기 회로를 구현한다.ABCarry inRed

리포트 | 15페이지 | 1,500원 | 등록일 2021.09.10

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서울시립대 전전설2 Lab-03 결과리포트 (2020 최신)

전자전기컴퓨터설계실험Ⅱ결과리포트Lab-03 Basic Gates in Verilog작성일: 20.10.021. 실험목적Verilog HDL의 기본 사용법을 익히고 비트 단위 연산 ... 기에 전세계적인 설계정보 교환도 가능하다.Verilog 모듈의 형식은 아래와 같다.module은 module로 시작해서 endmodule 명령어로 끝난다. 명령어 및 선언은 항상 ... 신호 변화에 의해 할당값이 변하기 전까지는 그 값을 계속 저장하고 있다는 것이다.5. Verilog에서 for문, if문의 사용법에 대하여 조사하시오.for문은 반복문의 일종

리포트 | 19페이지 | 1,500원 | 등록일 2021.09.10

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[2024 자료] 시립대 전전설I 2주차(1. 계측기) / 결과 레포트(post-report)

결과 레포트2주차 : 실험 1. 계측기━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━수강과목: 전자전기컴퓨터설계실험 I담당교수:학과:학번:이름:제출일:목차1 ... , 특성62. 실험 장비 및 재료7가. 실험 장비7나. 실험 재료73. 실험 결과74. 토론10가. 실험 결과와 예상값 비교 및 차이 분석10나. 실험 내용 분석 및 새로운 제안 ... onsge)로 동작한다.※ 이상적인 정전압원 ※ 이상적인 정전류원 ※ 실제 DC전원공급기● 전원공급기 GPE-3323 사용 방법: 해당 제품은 3개의 독립적인 출력 채널을 가지고 있

리포트 | 12페이지 | 1,000원 | 등록일 2024.09.07

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[서울시립대] 전전설3 전자전기컴퓨터설계실험3 8주차 MOSFET(결과레포트+LTspice 파일)

"[서울시립대] 전전설3 전자전기컴퓨터설계실험3 8주차 MOSFET(결과레포트+LTspice 파일)"에 대한 내용입니다.

리포트 | 10페이지 | 2,500원 | 등록일 2021.10.03 | 수정일 2021.10.13

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서울시립대학교 전전설2 6주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)

Post-Lab Report- Title: Lab#06 Sequential Logic 1(Flip-Flop, Register, SIPO, counter)담당 교수담당 조교실 험 ... 일학 번이 름1. Results of this Lab (실험 결과) ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 3가. Results of Lab 1 ... ) ‥‥‥‥‥‥‥‥‥‥‥‥‥‥용하여 실습하시오..4-bit data transferTest benchSimulation 결과Pin 연결- 실험결과1100 입력 (0000/0000 -> 1100/0000

리포트 | 19페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.16

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서울시립대학교 전전설2 3주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)

Post-Lab Report- Title: Lab#03 Introduction to Verilog HDL담당 교수담당 조교실 험 일학 번이 름1. Introduction (실험 ... 결과) ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 15가. Results of Lab 1.‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 15나. Results ... . HYPERLINK \l "주석2"[2]우선 wire과 reg의 차이를 보이기 전에 blocking과 non-blocking에 대해서 알아보자.첫 번째 경우는 수행이 blocking

리포트 | 23페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.16

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서울시립대학교 전전설2 8주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)

Post-Lab Report- Title: Lab#08 Peripherals(7-segment and Piezo Control)담당 교수담당 조교실 험 일학 번이 름1 ... . Results of this Lab (실험 결과) ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 3가. Results of Lab 1 ... 결과)(1) Results of Lab 04-bit up counter의 출력 값을 single FND 에 표시하시오.- 입력:Clock 1HzReset 버튼 0으로 초기화

리포트 | 30페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.25

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서울시립대학교 전전설2 2주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)

Post-Lab Report- Title: Lab#2 Schematic Design with Logic Gates담당 교수담당 조교실 험 일학 번이 름1. Introduction ... Lab (실험 결과) ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 11가. Results of Lab 1.‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 11 ... )는 7ts of this Lab (실험 결과)가. Results of Lab 1.AND Gate 로직 설계- 진리표ABX000010100111- 실험 결과 (아래 사진은 진리표의 순서

리포트 | 27페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.16

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