"전전설결과레포트" 검색결과 1-20 / 641건

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  전전설2 3주차 실험 결과레포트

  실험결과를 시뮬레이션한 결과나 실험으로 인해 나올 수 있는 모든 경우의 수는 실험 가와 같다. 실험 결과) 실험 전 예측했던 대로 실험 가와 같았다. ... 실험결과를 시뮬레이션한 결과나 실험으로 인해 나올 수 있는 모든 경우의 수는 실험 가와 같다. 실험 결과) 실험 전 예측했던 대로 실험 가와 같았다. 다. ... LED가 작동했을 때(불이 켜졌을 때) 실험 전 예측했던 대로 3가지 방주는 사진이다. - LED1(Cout), LED9(S)모두 작동할 때 실험 전 예측했던 대로 3개의 스위치 모두

  리포트 | 23페이지 | 1,000원 | 등록일 2021.11.30

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  시립대 전전설2 [1주차 결과] 레포트

  전자전기컴퓨터설계실험 Ⅱ Post-report HDL을 사용한 디지털회로 설계 툴 (Xilinx ISE) 사용법 1. Introduction (실험에 대한 소개) 가. ... 리플캐리가산기 전가산기를 병렬로 연결하면 여러 비트로 구성된 2진수의 덧셈 연산을 수행할 수 있다. 4개의 전가산기를 병렬로 연결해서 4비트의 2진수 덧셈을 수행하는 병렬 가산기이다 ... 단순히 4단의 전가산기를 연결하면 되므로 간편하지만 아랫단의 계산이 완료되 1.

  리포트 | 10페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [8주차 결과] 레포트

  Results of this Lab (실험 결과) 첫번째 실험. ... 전자전기컴퓨터설계실험 Ⅱ Post-report 8주차: 7-segment, Piezo 1. Introduction (실험에 대한 소개) 가. ... 아쉬운 점은 소리가 나오는 것을 레포트에 담고싶었지만 그렇게 할 수 없어서 각 음에 따른 FND 설정을 하여 1 ->도 2->레 3->미 4->파 5->솔 6->라 7->시 8 ->

  리포트 | 12페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [9주차 결과] 레포트

  전자전기컴퓨터설계실험 Ⅱ Post-report 9주차: Display Control 1. Introduction (실험에 대한 소개) 가. ... Supposed Data and Results of this Lab (예상 실험 결과) 가. ... Results of this Lab (실험 결과) 첫번째 실험. Text VFD에 학번과 이름을 출력하시오.

  리포트 | 11페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 Velilog 결과리포트 3주차

  참고문헌 -전전설 교안 -http://cms.kut.ac.kr/user/yjjang/htm_lect/dsys11/M01_VerilogHDL01.pdf -Xilinx ISE 사용법 by ... Verilog HDL 실습 3주차 결과 리포트 Major 전자전기컴퓨터공학부 Subject 전자전기컴퓨터설계실험2 Professor Student ID Number Name submit ... 시뮬레이션 결과와 실험 결과의 비교 1) 1bit Full Adder ?

  리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11

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  시립대 전전설2 Velilog 결과리포트 7주차

  Verilog HDL 실습 8주차 결과 리포트 Major 전자전기컴퓨터공학부 Subject 전자전기컴퓨터설계실험2 Professor Student ID Number Name submit ... date 목록 실험 목적 배경 이론 실험 장비 시뮬레이션 결과와 실험결과 비교 (1) Dynamic 7 Segment (2) PIEZO PIANO (3) Count With PIEZO ... 결과 0123이 FND Array에 표시된 모습 Reset을 누른 모습 Dynamic의 원리가 common단자를 scanning 하는 것이므로 Scanning하는 변수가 나타난 것을

  리포트 | 8페이지 | 2,000원 | 등록일 2021.12.11

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  시립대 전전설2 [4주차 결과] 레포트

  전자전기컴퓨터설계실험 Ⅱ Post-report 4주차: Combinational Logic을 설계 및 실험 1. Introduction (실험에 대한 소개) 가. ... Results of this Lab (실험 결과) 첫번째 실험 1비트 반가산기를 Behavioral Level modeling 장비에서 동작 검증하시오. ... 두번째 실험 1비트 전가산기를 장비에서 동작 검증하시오. 전가산기 X Y Cin S Cout 0 0 0 0 0 전가산기도 반가산기와 거의 비슷한 원리로 작동을 한다.

  리포트 | 12페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [6주차 결과] 레포트

  전자전기컴퓨터설계실험 Ⅱ Post-report 6주차: Sequential Logic 2 1. Introduction (실험에 대한 소개) 가. ... Results of this Lab (실험 결과) 첫번째 실험 4비트 병렬 데이터 저장/전송에 대하여 실험하시오. ... always @ (posedge CLK) begin B = A; wnd always @ (posedge CLK) begin A = DATA_IN; B = A; wnd 수정된 코드로 작성한 결과

  리포트 | 16페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [3주차 결과] 레포트

  전자전기컴퓨터설계실험 Ⅱ Post-report 3주차: Logic Design using Verilog HDL 1. Introduction (실험에 대한 소개) 가. ... 테스트 벤치로 예비레포트에서 작성한 실험을 토대로 실제 실험에서 키박스에 프로그래밍을 하여 실제 작동을 하는지 파악을 하고 각각의 진리표에 맞게 작동까지 확인을 한다. 나.

  리포트 | 10페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [5주차 결과] 레포트

  전자전기컴퓨터설계실험 Ⅱ Post-report 5주차: Combinational Logic을 설계 및 실험 1. Introduction (실험에 대한 소개) 가. ... 그전까지는 하나씩 입력을 통해서 코드의 길이가 길어졌다면 이번에는 반복문을 통해서 손쉽게 지속적으로 반복을 할수가 있었다. if문과 cass문중에 선태을 하자면 case문이 조금더 ... 시뮬레이션에서의 결과를 보면 TESTBENCH에서 코딩한 결과와 시뮬레이션에서 작동한 파형이 일치하는 것을 확인이 가능했다.

  리포트 | 14페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [7주차 결과] 레포트

  전자전기컴퓨터설계실험 Ⅱ Post-report 7주차: Sequential Logic 2 1. Introduction (실험에 대한 소개) 가. ... 만약 up=1, 그리고 출력이 15이하일 경우에는 out은 그 전의 출력값에 +1을 한다. ... 만약 up=0이면 출력이 15이하일 경우에 out은 그 전의 out 값에 1을 빼게 된다.

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [2주차 결과] 레포트

  당연히 실제 예상한 결과인 LED의 불이 아무것도 켜지지 않은 것을 확인할 수 있었다. ... 전자전기컴퓨터설계실험 Ⅱ Post-report HDL을 사용한 디지털회로 설계 툴 (Xilinx ISE) 사용법 1. Introduction (실험에 대한 소개) 가. ... Results of this Lab (실험 결과) 가. AND 게이트 구현 AND 게이트 구현 schemetic으로 들어가서 and 2wizard를 통해서 만든다.

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 Velilog 결과리포트 6주차

  이번 실험에서 주의 해야 했었던 점은 - 응용과제를 하기 전 예비 레포트를 작성하면서 입력에 clk(클럭)을 처음으로 사용해봤었는데 always문의 조건으로 clk가 상승하는 것을 ... Verilog HDL 실습 6주차 결과 리포트 Major 전자전기컴퓨터공학부 Subject 전자전기컴퓨터설계실험2 Professor Student ID Number Name submit ... 나오는 결과값은 위에서의 S-R Latch와 같은 결과값이 나온다. 래치와 플립플롭의 차이?

  리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11

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  시립대 전전설2 Velilog 결과리포트 5주차

  결론 Behavioral 모델링에서 if문과 case문을 사용하여 각각의 조합논리회로를 설계해 보았다 참고문헌 -전전설 교안 - Hyperlink "http://cms.kut.ac.kr ... Verilog HDL 실습 5주차 결과 리포트 Major 전자전기컴퓨터공학부 Subject 전자전기컴퓨터설계실험2 Professor Student ID Number Name submit ... 시뮬레이션 결과와 실험 결과의 비교 38 Decoder - 시뮬레이션 결과 Functional simulation Code code Code 설명 Input으로 A,B,C 를 넣어주었고

  리포트 | 16페이지 | 1,000원 | 등록일 2021.04.16

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  시립대 전전설2 Velilog 결과리포트 4주차

  참고문헌 -전전설 교안 - Hyperlink "http://cms.kut.ac.kr/user/yjjang/htm_lect/dsys11/M01_VerilogHDL01.pdf" http ... Verilog HDL 실습 4주차 결과 리포트 Major 전자전기컴퓨터공학부 Subject 전자전기컴퓨터설계실험2 Professor Student ID Number Name submit ... 10진수의 나눗셈과 하는 방법이 같다. 2) 연산회로 종류 (1) 반가산기 : 두 개의 입력 비트(A, B)를 더하여 합(S)과 자리 올림 수(C)를 산출하는 논리 회로. (2) 전가산기

  리포트 | 14페이지 | 1,000원 | 등록일 2021.04.16

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  시립대 전전설2 Velilog 결과리포트 2주차

  전자전기컴퓨터공학부 Subject 전자전기컴퓨터설계실험2 Professor Student ID Number Name submit date 목록 실험 목적 배경 이론 실험 장비 실험 결과 ... 파형에 delay time의 요소가 없다 (2) Timing Simulation - 위의 Behavioral Simulation의 결과에 하드웨어적인 요소가 반영된 시뮬레이션 - ... Target 디바이스와 핀 설정, 내부 Logic Cell 배치에 따라 delay Time의 결과가 달라진다 - 실제 하드웨어 동작 상황에 대한 시뮬레이션 5) AND Gate -

  리포트 | 9페이지 | 1,000원 | 등록일 2021.04.16

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  서울시립대 전전설1 2주차 결과 레포트

  PostLab Report 제 2주차 개요와 계측기 1(전압전류원, DVM) 실험 과목명 전자전기컴퓨터설계실험1 담당 교수 담당 조교 실험일 실험조 학번 이름 목차 0. ... Materials & Methods) 가 – 실험에 사용된 도구, 실험 절차 및 측정 방법 사용된 도구(Materials) - 실험 장비 : 디지털 멀티미터(Agilent 34405A), 전원공급기 ... 실험결과 (Results)----------------------------------------7 가 - 측정 결과 자료 및 설명----------------------------

  리포트 | 14페이지 | 1,500원 | 등록일 2019.11.11

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  서울시립대 전전설2 결과레포트 2주차 A+

  전가산기의 경우는 아래와 같다. ... OR, 턖, AND 소자를 이용해 반가산기와 전가산기를 combinational한 논리 회로를 만들어 본다. ... 실험 결과 및 분석 측정 결과 Combo box 동작 확인 전원 on 스위치 스위치 on 출력 1 스위치 off 출력 0 OR gate(7432) 입력 01 출력 1 입력 10 출력

  리포트 | 5페이지 | 1,000원 | 등록일 2021.07.22

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  전전설3 / 2 ~ 16주차 예비 + 결과레포트 묶음

  * Breadboard* Function generator* Oscilloscope* Resistors* Capacitors * Inductor – 3.3 mH실험 설명 Breadboard에 실제 회로를 구성한 후 함수발생기를 통해 입력신호를 인가하고 오실로스코프를 통..

  리포트 | 4페이지 | 10,000원 | 등록일 2022.03.21 | 수정일 2022.03.24

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  서울시립대 전전설2 Lab-03 결과리포트 (2020 최신)

  전자전기컴퓨터설계실험Ⅱ 결과리포트 Lab-03 Basic Gates in Verilog 작성일: 20.10.02 1. ... 이 외에도 설계 비용을 낮출 수 있고 표준 HDL은 IEEE 표준이기에 전세계적인 설계정보 교환도 가능하다. ... 왼쪽 툴에서 전체보기를 선택하여 시뮬레이션 결과를 확인한다. 11.

  리포트 | 19페이지 | 1,500원 | 등록일 2021.09.10

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